基于FPGA的串口接收设计，使用Verilog进行开发，使用modelsim进行仿真，可以提供...

基于FPGA的串口接收设计，使用Verilog进行开发，使用modelsim进行仿真，可以提供相关的设计说明。

玩过FPGA的小伙伴应该都接触过串口吧？今天咱们就唠唠怎么用Verilog在FPGA上实现稳定的串口接收模块。先剧透下重点：精准的波特率生成和抗干扰的状态机设计是核心，最后用Modelsim跑个仿真看看波形对不对。

基于FPGA的串口接收设计，使用Verilog进行开发，使用modelsim进行仿真，可以提供相关的设计说明。

先说最关键的波特率生成。假设系统时钟50MHz，目标波特率115200，分频系数计算可得：

// 50MHz/(115200*16) ≈ 27.13 → 取整27 parameter CLK_DIV = 27;

这里乘以16是因为每个数据位用16次采样提高稳定性。分频器代码很简单但容易翻车：

always @(posedge clk) begin if(div_cnt == CLK_DIV) begin sample_pulse <= 1'b1; div_cnt <= 0; end else begin sample_pulse <= 1'b0; div_cnt <= div_cnt + 1; end end

注意这里用的是16倍过采样，实际有效采样点取中间值。接下来是接收状态机的重头戏，三个状态切换：

localparam IDLE = 2'b00; localparam START = 2'b01; localparam DATA = 2'b10; always @(posedge clk) begin case(state) IDLE: if(rx_sync == 1'b0) // 检测起始位 state <= START; START: if(sample_cnt == 7) // 起始位中点确认 state <= DATA; DATA: if(bit_cnt == 8 && sample_cnt == 15) state <= IDLE; endcase end

这里有个防抖小技巧：在起始位检测阶段连续三次采样都为低电平才确认有效。数据采样窗口也别傻等，用sample_cnt[3:0]的bit3作为有效采样点：

if(sample_cnt[3]) begin // 每个bit的第8个采样点 rx_data[bit_cnt] <= rx_sync; bit_cnt <= bit_cnt + 1; end

仿真部分咱们用Modelsim造个测试场景，注意串口时序是反逻辑的：

initial begin rx = 1; // 空闲状态高电平 #1000; // 发送0x55 (01010101b) rx = 0; // 起始位 #(BIT_TIME); for(i=0;i<8;i++) begin rx = (i%2 == 0); // 交替数据位 #(BIT_TIME); end rx = 1; // 停止位 #2000; $stop; end

跑出来的波形应该看到接收模块在正确的时间点锁存数据。如果发现数据错位，重点检查分频系数计算和采样点计数逻辑。实战中遇到过一种坑爹情况：当连续接收时，状态机复位不及时导致数据覆盖，后来加了个rx_done信号锁存数据才解决。

最后说个性能优化点：在高速率场合，可以改用7次采样表决替代固定点采样，用always块实现：

always @(posedge clk) begin if(sample_pulse) begin sample_buf <= {sample_buf[14:0], rx_sync}; if(&sample_buf[15:8]) // 连续8个高电平 vote_result <= 1'b1; else if(|sample_buf[15:8] == 0) vote_result <= 1'b0; else vote_result <= vote_result; // 保持之前的值 end end

这种设计在工业现场抗干扰效果拔群。完整代码已经扔GitHub了，需要自取。下回咱们可以聊聊怎么用同样的思路实现自动波特率检测，那个更有意思——毕竟，总不能每次改波特率都重新烧录FPGA吧？