带隙基准技术的Cadence电路设计：超低漂、高电源抑制比、精细化温度补偿及功耗优化详解（附带...

超低温漂，带隙基准，高电源抑制比，低功耗，高阶温度补偿带隙基准，cadence ppm：1.9 psrr：-90dB 电流：14.47uA 1.带37页设计文档PDF，有推导过程和调试过程，以及仿真设置 2.带工艺库打包，都是61OA格式，可以提供虚拟机和cadence618，包安装调试 3.过程截图和电路截图 关联词：cadence电路设计，带隙基准，bandgap，低温漂，高阶温度补偿

江湖传闻模拟电路三大浪漫，带隙基准绝对算一个。今天咱们拆解一款实测1.9ppm/℃的超低温漂带隙基准，附赠37页设计文档和全套工艺库，手把手教你在Cadence618里造轮子。

先说这货有多妖：14.47μA吃着泡面（低功耗），扛着90dB的电源浪涌（高PSRR），在-40℃到125℃的冰火两重天里输出电压稳如老狗。关键实现手段是祭出了三阶温度补偿的骚操作——传统的一阶补偿在工艺角面前就是个战五渣，咱们直接上β多项式展开式：

// Verilog-A模型片段 V(T) = a0 + a1*T + a2*T^2 + a3*T^3; R_trim = R0*(1 + tc1*(T-T0) + tc2*(T-T0)^2);

这组方程在文档里推导了整整8页，核心思路是把BJT的Vbe非线性项和电阻温度系数玩排列组合。实测时得在ADE里做温度系数扫描，建议用这个脚本省事儿：

simulator('spectre) for(i -40 125 5 temp(i) run() Vref_val = value(VT("/Vref") ?result 'dc) fprintf(results "%f %f\n" i Vref_val) )

电路结构方面，主核还是经典Brokaw架构打底，但关键在补偿网络的精调。比如这个MOM电容阵列，专门用来压制高阶温度漂移：

!补偿网络截图

超低温漂，带隙基准，高电源抑制比，低功耗，高阶温度补偿带隙基准，cadence ppm：1.9 psrr：-90dB 电流：14.47uA 1.带37页设计文档PDF，有推导过程和调试过程，以及仿真设置 2.带工艺库打包，都是61OA格式，可以提供虚拟机和cadence618，包安装调试 3.过程截图和电路截图 关联词：cadence电路设计，带隙基准，bandgap，低温漂，高阶温度补偿

注意PMOS电流镜的W/L比要按文档里的3:5:2比例排列，否则PSRR直接崩给你看。调试时遇到过最坑爹的情况是后仿真温漂曲线出现诡异的双峰，最后发现是衬偏效应没处理好，加了个dummy电阻才摆平。

工艺库用的是61OA格式，虚拟机里已经预装Cadence618和全套PDK。建议先跑文档里的corner仿真模板，重点看tt/ss/ff三个工艺角的温度特性。有个隐藏技巧：在resistor的属性栏里勾选mismatch选项，否则MC仿真结果会过于理想。

最后说下电流设定部分的玄学——14.47μA这个数看着随意，其实是把功耗约束和噪声系数代入拉格朗日方程算出来的最优解。实际调试时用这串指令动态调整偏置：

procedure(SetBias() desVar("R_bias" 18.7k) while(abs(OP("I_ref")-14.47u)>0.1u desVar("R_bias" R_bias*0.99) ) )

文档里还埋了十几个调试彩蛋，比如如何用calculator抓取三阶导数判断补偿效果，以及用wavescan做温度系数的抛物线拟合。整套资料打包了从schematic到GDS的全流程截图，连ADE窗口的工具栏设置都截得清清楚楚，照着做要是还翻车...那建议改行卖煎饼（手动狗头）。