Cadence Allegro 17.4的neck模式(瓶颈模式)走线

Chapter1 Cadence Allegro 17.4的neck模式(瓶颈模式)走线

原文链接：https://blog.csdn.net/weixin_44479192/article/details/132427406

在某些场景下，LQFP/BGA封装下密度比较大，走线的线宽可能不一致，当我们只设置另外一种走线线宽时，出现更细的走线会报错，而大多出的走线都是粗一些的，那么可以利用allegro的瓶颈走线模式来走线。
首先打开规则管理器的物理规则设置，设置线宽最小是5mil ，第二线宽时4mil。

回到PCB设计界面，当走线走到需要缩小线宽的地方时，选择Neck Mode模式走线即可。

效果图如下

在Cadence Allegro 17.4中，neck模式（颈缩模式）是一种重要的高速布线功能，专门用于解决高密度PCB设计中的空间限制问题。

一、Neck模式的核心含义

Neck模式是一种走线临时变细的控制模式，允许在受限区域（如焊盘、BGA、过孔之间）通过狭窄通道出线，同时不破坏整体规则体系。它本质上是在特定区域临时采用比常规更细的线宽，以绕过障碍物或完成扇出操作。

二、关键参数设置详解

1. 单端线Neck参数

在Physical Constraint Set中设置：

Neck Width：neck模式下的最小线宽（如从5mil临时变为4mil）

Max Neck Length：允许neck走线的最大长度，防止过长的窄线段影响信号质量

2. 差分对Neck相关参数（在Electrical Constraint Set中）

Primary Gap：差分对两根线之间的默认间距（边到边间距）

Neck Gap：neck mode模式下差分线的间距，用于布线密集区域

Neck Width：neck模式下的差分线宽

Min Line Spacing：差分对内两线的最小间距，此值要比neck gap小

Tolerance：允许的间距偏差，确保实际走线时不会因微小偏差而报DRC错误

三、具体操作设置步骤

1. 规则设置阶段

打开约束管理器：Setup → Constraints → Constraints Manager

进入Physical Constraint Set → All layers

在Neck列设置：最小neck线宽和最大neck长度

对于差分线：进入Electrical Constraint Set → Differential Pair，设置Neck Width和Neck Gap等参数

2. 布线操作阶段

在PCB设计界面开始布线（Add Connect）

当走到需要缩小线宽的区域时，点击鼠标右键 → 选择Neck Mode

线宽会自动切换到预设的neck宽度

通过狭窄区域后，再次右键取消Neck Mode，恢复常规线宽

3. 快捷键设置（可选）

在env文件中添加：funckey n pop neck，这样在走线时按n键即可快速切换neck模式。

四、主要应用场景

1. BGA封装高密度区域

BGA芯片下方引脚密集，正常线宽无法通过焊盘间隙时，使用neck模式临时缩小线宽完成扇出。

2. 差分线换层过渡

当差分对需要换层连接不同层的引脚时，在换层区域使用neck模式缩小线宽，便于放置过孔并保持信号连续性。

3. 焊盘连接优化

连接焊盘时采用neck走线减小线宽，可以降低热容量，避免焊接时出现虚焊或冷焊现象。

4. 阻抗匹配调整

在高速信号线路中，通过精心设计的neck区域可以实现局部阻抗匹配，减少阻抗不连续性带来的反射和干扰。

5. 过孔阵列穿越

在密集的过孔阵列中，正常线宽无法通过时，使用neck模式临时变细以穿越狭窄通道。

五、注意事项

长度控制：neck区域应尽量缩短，通常建议小于100mil，以减小阻抗变化的影响

阻抗连续性：neck模式会改变阻抗，需通过仿真工具（如SigXplorer）验证阻抗变化是否可接受

渐变过渡：在进入和退出neck区域时建议进行渐变过渡，避免阻抗突变

DRC协调：确保Min Line Spacing ≤ Neck Gap - Tolerance，避免不必要的DRC报错

neck模式特别适合处理局部、临时性的空间限制问题，而区域规则更适合大面积、固定区域的差异化约束。

通过合理使用neck模式，可以在不牺牲信号完整性的前提下，有效解决高密度PCB设计中的布线难题，特别是在现代高速电路设计中具有重要实用价值。

Chapter2 Cadence Allegro 17.4的Visibility选项卡中显示SHP（shape）的单独控制选项(铺铜快速开启和关闭，分层控制)

要在Cadence Allegro 17.4的Visibility选项卡中显示SHP（shape）的单独控制选项，您需要启用一个特定的用户偏好设置。以下是具体的设置步骤：

解决方案

1. 启用Shape层显示控制功能

根据搜索结果，Allegro 17.4默认可能不会在Visibility面板中显示shape层的单独控制按钮。您需要按照以下步骤启用该功能：

打开用户偏好设置

点击菜单栏的 Setup→ User Preferences

找到并启用相关选项

在User Preferences对话框中，找到 Unsupported-shape_layer_visibility_env选项

勾选该选项以启用shape层的可见性控制功能

重启软件

完成设置后，必须重启Allegro软件才能使更改生效

2. 验证设置效果

重启软件后，打开Visibility控制面板，您应该能看到各层shape（铜皮）的单独显示/隐藏控制按钮，这样就可以：

单独关闭或打开特定层的铜皮显示

更清晰地查看布线，特别是在多层板设计中

Chapter3 Cadence Allegro 17.4快速保存，不弹出保存提示对话框

1. 关闭保存确认对话框

要在Allegro 17.4中实现Ctrl+S快速保存时不弹出保存提示对话框，您需要修改用户偏好设置中的相关选项：

打开用户偏好设置

点击菜单栏的 Setup→ User Preferences

搜索并修改保存选项

在User Preferences对话框中，使用搜索栏搜索"save"属性

找到 noconfirm savedb选项（或类似名称的选项）

勾选该选项，这样保存时就不会弹出确认窗口了

应用设置

点击"OK"按钮保存设置

设置立即生效，无需重启软件

2. 验证设置效果

设置完成后，当您使用Ctrl+S或点击保存按钮时：

文件将直接保存，不再显示"File Exists. Overwrite?"等确认对话框

您只会看到保存进度条，操作更加流畅

Chapter4 Cadence Allegro如何导出与导入规则

在画PCB中，好的规则能够帮你更好的布局布线，以及更好的检查出图纸的错误。但是初学者又不能够很好的设置规则。正所谓站要在巨人的肩膀上做事情。所以我一般都是通过导出网络上画的比较好的图，将他的规则导出，然后复用到我的图纸上。
比如：这是一个还没有设置的规则：

这是设置好规则的CM约束管理器
要怎么导出规则呢？

导出电气规则

1.打开一张网络上别人画好的图纸，打开他的规则管理器

2.点击File — Export — Constraints。

3.将导出的规则文件保存一下。

导入电气规则

1.打开自己的PCB图纸，点击File — import — Constraints。

2.打开别人图纸的规则

3.导入后，你的CM规则管理器的规则就和别人图纸的一样了，不过规则这东西基本通用的，然后你再根据自己的需要去改改就行。

4.导入成功后，他的弹出一个约束差异报告，告诉你与你原来规则有哪些差异。

上面这个是电气规则，还有一个参数也可以复用。即allegro PCB Editer使用的时候不会自动保存当前的设置，每次打开都要重新设置网格间距和各种颜色，现在可以通过导出配置来保存配置了。
导出配置：File -Export -Parameters


在Output file name填写上导出路径。
勾选要保存的选项，选择要保存的位置，点击Export就可以导出配置了。

导出别人的图一般不导出Text Size.
导入配置：File -Import -Parameters

选择要导入的文件，点击Import就行了

综上：可以复用大牛图纸的电气规则和图纸参数应用到自己的PCB图纸中，来提高画图的效率与正确性！！

Chapter5 Cadence_Allegro导入网表后原先设置好的约束规则丢失

原文链接：https://blog.csdn.net/weixin_47183491/article/details/137973698

一、前言

原先在设计PCB的时候设置了一些如差分线的约束规则，后来在原理图中对这些地方做了改动之后重新导出网表，在把新网表导入PCB之后，原先设置的规则就会丢失

这可能是因为原理图在导出网表的时候有个设置选项没有勾上，导致原理图中设置的规则覆盖掉了PCB中设置的规则。
（PS：这里可以理解为没有设置规则也是一种规则，比如原理图中没有设置差分对，但PCB里设置了，导进PCB的时候，就会覆盖掉，变成没有设置）

二、解决方法

1.在原理图导出网表的Create Netlist表格中选择Setup

2.勾选如下图所示选项“Ignore Electrical constraints”，点击OK。

参数解释：
Ignore Electrical constraints：忽略电气约束

这样再将网表导入PCB时，就不会覆盖电气规则了。

Chapter6 Allegro PCB导入网表后，PCB规则变化怎么办？

原文链接