DDR ZQCL与ZQCS
ZQCL与ZQCS
DDR中的ZQCL和ZQCS校准命令主要有以下触发方式：
1. ZQCL（上电初始化校准）
触发条件：上电初始化阶段作用：解决制造工艺变化问题，将DRAM校准到初始温度和电压设定。
执行时机：在加电与初始化之后执行。
2. ZQCS（周期性短校准）
触发条件：正常工作阶段定期执行
作用：跟踪与普通操作相关的连续电压和温度变化，保持DRAM在整个电压和温度范围内保持线性输出驱动器和终端阻抗。
3. 其他触发方式
退出自刷新操作：在退出自刷新操作后，会触发ZQCL或ZQCS命令。
系统指令：系统可以主动发出ZQCL或ZQCS指令，以重新校准导通电阻和ODT电阻。
4. 执行要求
在向DDR发出ZQCL或ZQCS命令之前，必须对所有存储体进行预充电且必须满足tRP。
在tZQinit或tZQoper持续时间内，控制器不能在DDR通道上执行任何其他活动。
5. 校准过程
ZQCL命令：用于上电初始化时的ZQ校正，确保DRAM在初始化阶段能够正确设置RON的阻值。
ZQCS命令：用于正常工作时的周期性ZQ校正，由于外部环境和电压条件可能发生变化，DRAM需要定期校正RON的阻值以确保信号传输质量。
ZQCS与ZQCL的区别
特性 | ZQCS（短校准） | ZQCL（长校准） |
触发条件 | 周期性校准，应对环境变化 | 上电或复位后初始化校准 |
校准时间 | 短（DDR4中128个CK周期） | 长（DDR3中512个CK周期） |
作用 | 微调阻值，保持信号质量 | 完全校准，解决工艺偏差 |
ZQCL
ZQ Calibration Start命令用于启动DDR4 SDRAM的校准过程，动态调整输出驱动阻抗和终端电阻，以应对温度、电压和工艺变化带来的影响，确保信号完整性。通过MPC（Mode Register Command）命令执行，属于后台操作，不影响主机其他任务。
核心机制
ZQ引脚作用：每个die有一个ZQ引脚，通过240Ω±1%电阻连接到VDDQ，用于校准输出驱动强度和终端电阻。
校准模式：包括ZQCal Start（启动校准）和ZQCal Latch（捕捉结果并加载到SDRAM驱动）。
触发条件：只要LPDDR4-SDRAM未处于断电状态，即可发出ZQCal Start命令。
操作流程
初始化阶段：上电后，DRAM经历Power Ramp、Reset、Initialization和Training四个阶段。
ZQ校准：在Initialization阶段，通过MRW命令设置上拉/下拉电阻和RX termination值后，DRAM控制器发出ZQCal Start命令。
校准完成：等待tZQCAL（最小1μs）后，发送ZQCal Latch命令更新校准参数（如DQ驱动能力、DQ/CA ODT值）。
注意事项
CA Bus状态：在tZQLAT期间，CA Bus必须保持Deselect状态，以更新CA ODT校准设置。
I/O参数限制：ZQCal Start命令发出后，在tZQCAL超时前，以下模式寄存器字段不可修改：
PU-Cal（Pull-up Calibration VOH Point）
PDDS（Pull Down Drive Strength and Rx Termination）
DQ-ODT（DQ ODT Value）
CA-ODT（CA ODT Value）。
ZQCS
一、ZQCS的核心作用
ZQCS主要用于周期性校准，以应对环境温度、电压变化或工艺偏差导致的阻抗漂移。它通过调整输出驱动器的导通电阻（Ron）和终端电阻（RTT），保持信号质量，减少反射和振铃。
二、ZQCS的校准原理
校准基础：
每个DRAM的ZQ引脚连接一个外部240Ω精密电阻（±1%精度）。
控制器通过ZQCS命令触发校准，DRAM内部比较器将当前阻抗与目标值（如34Ω或48Ω）对比，并调整内部电阻阵列。
校准过程：
发送ZQCS命令后，需等待tZQCS（DDR4中为128个时钟周期）完成校准。
校准时间短于ZQCL（长校准），仅需检查或微调阻值，无需完全重新校准。
三、ZQCS的时序与实现
校准间隔由系统温度和电压漂移率决定
触发时机：ZQCS通常在DRAM初始化后周期性执行，或由温度/电压变化触发。
Bank状态：执行前，所有Bank需处于预充电状态（满足tRP参数），期间禁止发送其他命令或数据。
ZQCS通过短时校准（如DDR4中128个CK周期）快速检查并微调ODT和Ron阻值，补偿环境变化。控制器通过寄存器配置定时器，定期触发ZQCS校准。
校准过程在后台运行，不影响主机操作。
ZQCS通过动态调整阻抗，确保DDR内存的信号质量。其核心是周期性校准，短时高效，适用于环境变化频繁的场景。与ZQCL（长校准）互补，共同保障内存稳定工作。