FPGA 工程师如何真正写好 Verilog 代码？
本文结合 FPGA 实际工程经验，介绍 Verilog 在 FPGA 开发中的地位与作用，从基础语法、代码结构到工程习惯，讲清楚如何真正把 Verilog 写“对”、写“稳”、写“能用”。
在 FPGA 相关岗位中，只要谈到基础能力，Verilog 几乎是绕不开的一项。
很多做了多年 FPGA 的工程师都会有类似的共识：
会写 module
会写 assign
会写 always
基本就够用了
听起来简单，但真正能把这三点用好的人并不多。
因为在 FPGA 设计里，Verilog 从来不是“写代码”，而是在描述电路。
Verilog 是什么？
Verilog HDL 是目前 FPGA 领域最常用的硬件描述语言之一，用文本的方式描述数字电路的结构与行为。
它的本质不是“编程语言”，而是电路建模语言。
你写下的每一行代码，最终都会被综合工具映射为：
组合逻辑
时序逻辑
触发器
查找表（LUT）
触发资源与连线结构
这也是 Verilog 与 C / Python 最大的区别——
前者描述的是硬件结构，后者描述的是软件流程。
为什么 FPGA 离不开 Verilog？
随着 FPGA 规模不断增大，单纯靠原理图早已无法完成设计：
逻辑规模越来越大
时序要求越来越严
模块复用成为常态
调试与验证复杂度急剧上升
Verilog 的出现，本质上是为了解决三个问题：
抽象复杂电路结构
提高设计效率
让设计可验证、可维护
在 FPGA 工程中，Verilog 通常贯穿以下流程：
功能建模
RTL 设计
仿真验证
综合
时序分析
下载调试
换句话说，Verilog 是 FPGA 设计的“母语”。
Verilog 的几个核心特点
1️⃣ 语法接近 C，但思想完全不同
Verilog 的语法形式对 C 程序员很友好，但两者逻辑完全不同：
C 是“顺序执行”
Verilog 是“并行硬件描述”
在 Verilog 中：
每一个 assign 都是并行逻辑
每一个 always 都是一个硬件过程块
不存在“从上到下执行”的概念
你写的不是步骤，而是结构。
2️⃣ 描述的是电路，而不是算法
例如一个与门：
assign y = a & b;它不是“先算 a 再算 b”，
而是硬件中永远存在一个与门。
再比如一个带异步复位的触发器：
always @(posedge clk or negedge rst_n) begin if(!rst_n) q <= 1'b0; else q <= d; end这段代码不是逻辑判断，而是对一个真实 D 触发器结构的描述。
理解这一点，是写好 Verilog 的分水岭。
Verilog 的基本结构
1️⃣ module：设计的最小单元
Verilog 以模块为基本组织形式：
一个 module = 一个硬件模块
模块可以嵌套
模块之间通过端口通信
基本结构如下：
module xxx( input wire clk, input wire rst_n, output wire out ); // logic endmodule在 FPGA 工程中，一个 module 通常对应：
一个功能块
一个子系统
或一个可复用 IP
2️⃣ assign：组合逻辑
assign 用于描述纯组合逻辑：
assign f = (a & b) | (c & d);特点是：
无时钟
无状态
输入变，输出立刻变
适合用于：
逻辑判断
数据选择
信号拼接
3️⃣ always：时序逻辑核心
always 块通常用于描述寄存器逻辑：
always @(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 16'd0; else cnt <= cnt + 1'b1; end在 FPGA 里：
posedge clk→ 触发器<=→ 寄存器赋值if / case → 组合选择逻辑
能不能写好 always，基本决定了你是不是合格的 FPGA 工程师。
模块实例化：搭系统的关键
FPGA 设计一定是层次化的。
模块与模块之间通过实例化连接：
counter u_cnt ( .clk(clk), .rst_n(rst_n), .cnt(cnt) );良好的模块划分，可以让工程：
更清晰
更易调试
更方便复用
更容易维护
糟糕的模块划分，后期一定会付出代价。
如何真正提高 Verilog 编码水平？
1️⃣ 先想清楚电路，再写代码
这是最容易被忽视的一点。
写 Verilog 前，你应该能回答：
这个模块是组合逻辑还是时序逻辑？
有没有状态？
是否需要寄存器？
时钟、复位怎么走？
数据路径是否清晰？
想不清楚电路，就不要急着敲代码。
2️⃣ 把“能跑”升级为“工程级可用”
新手常见问题：
always 块乱写
时序不收敛
组合逻辑写成时序
复位混乱
可读性极差
工程代码追求的是：
结构清晰
时序可控
易调试
易维护
而不是“仿真能跑就行”。
3️⃣ 多看成熟工程的写法
比刷语法更重要的，是：
看成熟 FPGA 项目的代码结构
看别人怎么划模块
看接口怎么定义
看时序怎么处理
这是进阶最快的方式之一。
4️⃣ 心里要有电路
这是最关键的一点。
很多人写不好 Verilog，本质不是语法问题，而是：
脑子里没有电路。
真正成熟的 FPGA 工程师，写代码时脑中是：
触发器怎么接
信号在哪一级被锁存
哪些是组合路径
哪些会影响时序
Verilog、EDA 工具、仿真器，本质上都只是表达工具。
真正的能力，来自你对电路本身的理解。
写在最后
Verilog 写得好不好，从来不是语法问题。
而是：
你对数字电路理解到什么程度
你是否具备工程思维
你能不能站在“硬件实现”的角度思考问题
在 FPGA 这条路上，
工具只是起点，电路才是核心。
真正的进步，永远发生在你开始“按电路思考”的那一刻。