详细解释xilinx源语的使用：IDELAYCTRL

IDELAYCTRL 是 Xilinx FPGA（特别是支持高速 I/O 的系列，如 Virtex-5/6/7、Kintex-7、Artix-7、Spartan-6/7 等）中用于管理和校准输入延迟模块（IDELAYE2/IDELAYE3）的必须存在的参考时钟控制模块。

1 核心功能

IDELAYCTRL 的主要功能是为 IDELAY 模块提供精确的延迟校准。
IDELAY（输入延迟单元）是一个可以以 ~78ps（32 步进）或 ~11ps（512 步进） 的精度对输入信号进行延迟调整的硬件原语。
但是这种延迟的精度依赖于一个参考时钟（REFCLK），该时钟的频率决定了每一步延迟的实际时间。
IDELAYCTRL 模块的作用就是持续监控和校准 IDELAY 的延迟步进，使其不随 PVT（工艺、电压、温度）变化而漂移。
简单说：没有 IDELAYCTRL，IDELAY 的延迟量将不可预测。

2 工作原理

IDELAYCTRL 需要一个稳定且频率匹配的参考时钟 REFCLK
REFCLK 频率要求：
对于 IDELAYE2（7系列、Virtex-6等）：
REFCLK 必须为 200 MHz（如果延迟步进为 78ps） 或 300 MHz（如果延迟步进为 52ps，仅部分型号支持）。
通常 200 MHz 对应 78ps 步进，300 MHz 对应 52ps 步进。
但 7 系列中，实际步进为 78ps（200MHz） 或 ~52ps（300MHz），具体需查手册。
对于 IDELAYE3（UltraScale/UltraScale+）：
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