基于DTC设计的2.5D CoWoS封装电源完整性优化

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随着人工智能的发展，高性能计算芯片的需求日益增长。2.5D CoWoS（晶圆级芯片尺寸封装，Chip on Wafer on Substrate）封装（如图1所示）因其高密度互连能力，已成为业界公认的主流解决方案。然而，由于采用了硅中介层，其重新布线层（RDL，Redistribution Layer）走线和硅通孔（TSV，Through Silicon Via）的寄生参数会增加电源分配网络（PDN）的阻抗，从而带来电源完整性（PI，Power Integrity）风险。性能不佳的电源分配网络会导致功耗增加、工作频率降低，并引发最小电压（Vmin）风险。因此，在该应用领域，PDN设计的重要性愈发凸显。