手把手拆解10/100M以太网PHY设计：从PLL到均衡器的实战代码分析

模拟ic设计，亲测好用的，一个完整的以太网项目，系统级电路10/100Mbps 10BASE-T ETHERENT-PHY 适合有几年工作经验的或者博士研究生 有两个版本，一份是工艺是Gpdk90nm（主要），一份是Gpdk180nm，都是有版图（TOP，cell都有），Cadence自己家的电路 有两个锁相环，模拟均衡器eq，pi相位差值，flash ADC，带triming bg，LDO，比较器，电平移位，译码电路，数字电路，偏置电流源，运放，trans，DAC，滤波器 有很多仿真tb，非常的详细，两个子模块PLL仿真，ADC仿真，bg ldo 模块仿真，TOP整体ams仿真，有版图，不是反向电路。 只适合学习用。

搞模拟IC的兄弟们应该都懂，完整的系统级项目就像盲盒——你永远不知道哪个模块会在流片时爆炸。最近折腾了个GPdk90nm工艺的10BASE-T物理层设计，从BG到ADC全链路打通的感觉，比连续通过五个工艺角还爽。

先看时钟部分这对双胞胎PLL。主PLL用经典的charge pump结构，但有个骚操作：在VCO控制端并联了20个带binary开关的varactor阵列。仿真脚本里这个骚操作对应的代码是这样的：

parameters vctrl=0.6 varactor_array (vctrl 0) cap_cell[19:0] w=2u l=0.12u \ binary_sw=$DESIGN_PLL/binary_control[19:0]

跑个蒙特卡洛就会发现，这种结构让VCO增益从1.2GHz/V降到200MHz/V，相位噪声直接压了6dB。配合数字校准模块，在ss_125c工艺角下也能锁住100Mbps时钟。

均衡器模块才是真正的战场。模拟EQ用了3-tap FIR结构，代码里用gm-C实现可调系数：

module analog_eq(in, out); electrical in, out; parameter real coeff0=0.6, coeff1=-0.3, coeff2=0.1; real delay1, delay2; analog begin delay2 = delay1; delay1 = V(in); V(out) <+ coeff0*V(in) + coeff1*delay1 + coeff2*delay2; end endmodule

但实际调参时发现，当信道损耗达到24dB时，需要把coeff1拉到-0.45才能睁开眼图。这时候就得祭出自动适应算法，用peak detect电路动态调整系数。

ADC部分这个8位flash结构藏着魔鬼细节。比较器阵列的偏置电路用了自校准技术，上电时自动检测工艺偏差：

foreach(cell cv('("/ComparatorBias")) when(cvId(cell)=="biasGen" doCalibrate(cell "vth_offset" 0.05) ) )

实测在tt/ff/ss三个工艺角下，INL都能控制在±0.7LSB以内。不过要注意，当温度从-40飙到125时，得重新trim一次偏置电流。

电源管理是暗线战场。这个BG电路用曲率补偿玩出了新花样，核心代码里能看到温度系数的神奇操作：

Iptat = (VGS2 - VGS1)/R1 Ictat = delta_VBE/R2 Ibias = 3*Iptat + 2.5*Ictat + 0.3*Iptat^2/Ictat

配合LDO的运放结构，在1.2V输出时PSRR在100kHz还有42dB。实测给ADC供电时，电源噪声被干到200uVrms以下。

跑整体AMS仿真那天，实验室的服务器差点冒烟。数字部分用Verilog-AMS建模，模拟部分带寄生参数。关键是这样的配置：

simulator lang=ams ahdl_include "eth_phy.va" digital_include "mac_controller.v" save V(CDR.clk) V(EQ.out) V(ADC.dout[7:0])

当眼图在1e-8误码率下睁开的瞬间，感觉就像打通了任督二脉。不过要提醒新手，版图布局时记得把Rx和Tx的电源域彻底分开，否则数字噪声会从地线爬进来捣乱。

这个项目最值钱的是那些工艺角仿真脚本，比如ss0p9v125c下的ADC动态测试：

set corners {tt ff ss} foreach corner $corners { cmdmirror $corner \ -parameters vdd=0.9 temp=125 \ -analysis tran -stop 10u \ -measure enob=getENOB(V(adc_out)) }

跑完这些脚本，你会深刻理解为什么老工程师总说“仿真通过的电路才是好电路”——特别是当看到ff工艺角下PLL锁定时间突然翻倍时。

说到底，这种全链路项目就像模拟电路的大阅兵。每个模块单独看可能平平无奇，但当ADC的采样时钟来自PLL，EQ的系数由数字模块配置，BG要给所有模块供电时，那种环环相扣的设计感，才是模拟工程师真正的快乐源泉。