FPGA 面试题目汇总含解析，FPGAer 上岸必备！

每到招聘季，很多做 FPGA 的同学都会有同一个感受：
项目能做，代码能写，一到面试却被问得很散、很细、很杂。

本质原因只有一个：
FPGA 面试问的不是“你会不会写代码”，而是“你是否真的理解硬件行为”。

这篇文章整理了一批FPGA 面试中高频出现的经典问题，覆盖基础语法、时序设计、接口、调试、工程经验等方向，每道题都配有工程视角的解析，适合：

• 校招 / 社招 FPGA 面试前系统复习

• 查漏补缺，验证自己“到底懂没懂”

• 面试前快速过一遍，避免低级失分

一、Verilog / HDL 基础高频题

1. 阻塞赋值（=）和非阻塞赋值（<=）的区别？

参考答案：

• 阻塞赋值（=）

  • 按顺序执行

  • 常用于组合逻辑

• 非阻塞赋值（<=）

  • 同一时刻统一更新

  • 必须用于时序逻辑（always @(posedge clk)）

工程经验补充：

• 一个 always 块里不要混用 = 和 <=

• 时序逻辑用<=是为了避免仿真和综合结果不一致

2. 为什么时序逻辑一定要用非阻塞赋值？

核心原因：

• 硬件中所有触发器是同时采样、同时更新

• 非阻塞赋值更贴近真实硬件行为

• 可避免“前级更新影响后级”的隐式错误

面试加分点：

“使用非阻塞赋值可以保证多级寄存器在同一个时钟沿同时更新，符合触发器建模原则。”

3. always @(*) 写组合逻辑要注意什么？

要点：

• 所有输入信号都必须出现在逻辑路径中

• 所有分支必须对输出信号赋值

否则会：

• 推导出Latch（锁存器）

• 时序不可控，调试非常痛苦

二、时序与时钟相关问题（必考）

4. 什么是建立时间和保持时间？

• 建立时间（Setup Time）
  数据在时钟沿到来之前必须稳定的最短时间

• 保持时间（Hold Time）
  数据在时钟沿之后仍需保持稳定的最短时间

本质：

触发器对输入数据有“采样窗口”，违反就可能采到错误值或亚稳态。

5. 什么是亚稳态？如何解决？

亚稳态产生条件：

• 异步信号

• 建立 / 保持时间被破坏

常见解决方案：

• 双触发器同步（两级寄存器）

• 降低跨时钟信号速率

• 使用 CDC 结构（异步 FIFO、握手信号）

面试常见追问：

双触发器能不能 100% 消除亚稳态？
答案：不能，只能降低概率。

6. 如何进行跨时钟域设计（CDC）？

常见场景：

• 不同时钟频率

• 不同时钟源

常见方法：

• 单 bit：双触发器同步

• 多 bit 数据：异步 FIFO

• 控制信号：握手协议

三、复位与工程规范问题

7. 同步复位和异步复位的区别？

工程建议：

• 释放复位尽量同步

• 异步复位 + 同步释放是常见折中方案

8. 复位信号为什么容易出问题？

• 复位本身是异步信号

• 多模块同时复位，释放时可能破坏时序

• 若不处理，会引发偶发 bug

四、接口与常见模块考点

9. UART 通信的核心要点有哪些？

• 波特率产生

• 起始位 / 数据位 / 停止位

• 采样点选择（一般 16 倍过采样）

面试常问：

为什么接收端要过采样？
👉 提高抗抖动和时钟误差能力

10. SPI 主从通信的关键点？

• CPOL / CPHA

• 时钟由主机产生

• 数据在时钟的边沿采样

五、调试与工程经验题（最容易拉开差距）

11. FPGA 项目中最难调的问题是什么？

常见真实答案方向：

• 跨时钟域问题

• 时序收敛失败

• 上板正常、长时间运行偶发错误

面试官更关注你怎么定位问题，而不是“有没有遇到”。

12. 如何定位 FPGA 上板问题？

• 仿真（功能仿真 / 时序仿真）

• ILA / SignalTap 在线抓波形

• 分模块验证，逐步缩小问题范围

13. 仿真通过但上板不通，可能原因？

• 时序不收敛

• 未约束时钟 / IO

• CDC 问题

• 复位释放时序异常

六、面试建议（非常重要）

FPGA 面试的本质：

面试官不是在考“你背了多少题”，
而是在判断：你写的代码敢不敢上板。

建议准备方向：

• 能讲清楚一个完整项目

• 能画出数据通路

• 能解释“为什么要这么设计”

结语

FPGA 面试不像软件那样有标准答案，
理解硬件行为 + 工程经验表达能力才是真正的核心竞争力。

这篇题目可以当作：

• 面试前的检查清单

• 查漏补缺的自测题库

如果你正在准备 FPGA 求职，希望这篇文章能帮你少踩坑、稳上岸。

祝各位 FPGAer：时序全过、Offer 不断。