UVM太重了，小项目不需要？

同样一个testbench问题，十个人能给你讲出十种不同的理解方式和答案。

SystemVerilog给了我们极大的灵活性，但灵活的代价就是混乱。张三用class写了一套，李四用task搞了另一套，王五直接module堆起来。表面上看都能跑通仿真，但一到code review或者debug，就开始扯皮了。

UVM到底解决了什么问题？

答案很简单：它让所有验证工程师说同一种”方言”。