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3DIC AI芯片中的信号完整性系统分析

news 2026/3/27 2:18:55

图1展示了一个由多个CPU芯片、加速器和I/O Tile芯片组成的系统级封装（SoC），通过UCIeA物理层与EMIB通道连接。该封装技术适用于高性能优化应用。因此，通道长度较短（标准规定小于2mm，从一端芯片的焊点到另一端芯片的连接焊点），互连需优化以实现高带宽、低延迟、最佳性能与能效。

图1 通过EMIB连接的多小芯片架构

图2描述了EMIB架构的组成。极薄的硅桥嵌入有机封装的上两层，并通过封装通孔与封装基板上的倒装焊盘连接。大部分封装互连仍采用传统有机封装互连。

图2 EMIB架构

图3展示了互连密度设计的布局视图，包括桥接信号如何到达相邻芯片的多排细间距焊点。微焊点图案需满足严格的电气要求，其排布深度为四排且密度极高。

图3 两个芯片间的EMIB互连

UCIe互连的系统设计与电气特性

A. UCIeA信号描述

UCIeA是芯片到芯片的互连协议，X64物理层配置包含156个I/O互连，包括一对时钟信号、64条单端数据通道、每条发送端和接收端各一条数据有效信号以及一条跟踪信号。此外，侧边带包含单端侧边带数据和时钟信号。对于64条单端数据通道，最大目标数据速率为16 Gbps，采用PRBS23压力模式。图1展示了X64先进封装设计的焊点分布图。

并行I/O接口中的串扰问题尤为严重。通常通过地平面隔离两个信号层以减少串扰。焊点规划对优化串扰也至关重要。图4(a)展示了UCIe标准规定的焊点分布图，该分布不可更改，因为该协议需确保不同小芯片间的通信。因此，各供应商必须遵循此焊点分布以实现互操作性。

图4 (a) UCIeA焊点分布 (b) EMIB

图4 (a) 发送端（Tx）与接收端（Rx）焊点紧密排列，成为串扰的主要来源。理想情况下，地焊点作为屏蔽层隔离有效信号，以改善串扰裕量。若未满足屏蔽规范，将因隔离不足导致路径间串扰。建议三种配置以优化串扰：带状线、GSS（地/信号/信号）和接地共面波导（GCPW）。图4(b)展示了EMIB内部结构，其中M2和M4为信号层，M1和M3为VSS层。信号采用带状线配置，三条信号并行排列，两侧接地以隔离其他信号通道。

B. UCIeA规范与基于VTF的电气分析

表I列出了标准规定的电气规范及发射端、接收端与通道参数。根据数据速率，通过电压传递函数（VTF）验证信号完整性分析。由于标准规定先进封装需采用无终端接收端，因此无法使用标准50Ω终端。插入损耗与串扰的计算公式如下：

其中，(L(f)为频率f处的损耗值，XT(f)为频率f处的总串扰，V1(f)为受害线发射端电压，V2(f)为受害线接收端电压，Vn,i(f)为静默攻击线接收端电压。本设计采用40端口S参数文件（包含20个发射端口和20个接收端口），选取最差通道进行VTF插入损耗与串扰仿真。S参数通过高频结构仿真器（HFSS）提取。

表Ⅰ UCIE电气特性指标

图5展示了针对不同EMIB通道长度设计的ADS仿真配置。在20条通道中，选取一条最差互连作为攻击线，其余19条作为受害线以计算总功率串扰。发射端阻抗与电容分别设为25Ω与0.25 pF，接收端无终端且焊盘电容为0.2 pF。频率扫描范围为0至60 GHz，覆盖24 Gbps与32 Gbps数据速率的特性分析，而本设计工作速率为16 Gbps（奈奎斯特频率为8 GHz）。

图5 电气仿真ADS配置

图6展示了四种不同通道长度下的损耗与串扰测试结果，发射端终止条件为25Ω与0.25 pF，接收端为0.2 pF。插入损耗规范为-3 dB，串扰规范根据奈奎斯特频率处的插入损耗在-23 dB至-26 dB间变化。标准规定通道长度需小于2mm，但在3D/2.5D多芯片配置中，物理层深度、芯片间距与芯片划片宽度等因素可能导致总长度超出。因此，设计、分析与评估采用1.7mm、2.13mm、2.27mm与2.34mm四种通道长度。

图6 插入损耗与串扰

根据公式，插入损耗具有线性掩模，串扰掩模随B节公式变化。图6中红色代表1.7 mm，黑色代表2.13 mm，蓝色代表2.27 mm，绿色代表2.34 mm通道长度。m1与m2标记显示奈奎斯特频率处的损耗值。表II列出了插入损耗、串扰与信噪比（SNR）测量数据。由表可知，随长度增加，损耗线性上升，但最短与最长通道的串扰差异显著。耦合随长度增加导致奈奎斯特频率处串扰升高。尽管所有通道均通过插入损耗规范，但仅有1.7 mm通道通过表I规定的串扰规范，其余通道均轻微超标。

表Ⅱ UCIE电气性能测试

系统建模与仿真结果验证

A. 通道合规性分析

图7展示了16 Gbps数据速率下的通道合规性眼图密度图。通过结合发射端均衡与接收端连续时间线性均衡（CTLE）优化眼图张开度。仿真结果表明，在1.7 mm通道中，眼高与眼宽均满足规范要求，而较长通道需额外均衡以补偿损耗与串扰。

图7 通道合规性眼图密度图

B. Simulink系统模型验证

图8展示了基于Simulink的系统模型，用于验证电气仿真结果。模型包含发射端均衡、通道响应与接收端均衡模块。图9对比了Simulink波形与电路仿真数据，结果显示两者具有高度一致性。

图8 Simulink系统模型配置

图9 波形相关性对比

结论

上面讨论了16 Gbps UCIe先进封装通道的设计与分析，该方法可扩展至未来规范中预期的32 Gbps与64 Gbps。通过电气分析与通道合规性验证，为发射端、接收端、EMIB通道及焊点间距的电气参数签收提供了依据。研究揭示了通道工作裕量及数据速率提升时均衡的必要性。所提出的信号完整性分析方法有助于提升多晶圆厂I/O接口的鲁棒性。

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