UART口Verilog代码实现及仿真与激励

UART口即串口，verilog代码实现，有仿真和激励。

今天咱们聊聊UART口的Verilog实现，顺便跑个仿真看看效果。UART，也就是串口通信，是嵌入式系统里非常常见的一种通信方式。它的优点就是简单，只需要两根线就能搞定数据传输，非常适合资源有限的场合。

首先，咱们得明确一下UART的基本工作原理。UART通信是通过发送和接收两个信号线来完成的，分别是TX（发送）和RX（接收）。数据是以帧的形式传输的，每帧包含一个起始位、5到9个数据位、一个可选的奇偶校验位和1到2个停止位。听起来有点复杂？别急，咱们用代码来一步步实现。

先来看发送部分的Verilog代码：

module uart_tx ( input wire clk, input wire rst, input wire [7:0] data_in, input wire start, output reg tx ); reg [3:0] bit_count; reg [10:0] shift_reg; always @(posedge clk or posedge rst) begin if (rst) begin tx <= 1'b1; bit_count <= 4'd0; shift_reg <= 11'b0; end else if (start) begin shift_reg <= {1'b1, data_in, 1'b0}; bit_count <= 4'd0; end else if (bit_count < 4'd10) begin tx <= shift_reg[0]; shift_reg <= shift_reg >> 1; bit_count <= bit_count + 1; end end endmodule

这段代码实现了一个简单的UART发送模块。clk是时钟信号，rst是复位信号，datain是要发送的8位数据，start是启动信号，tx是发送数据线。在复位时，tx被拉高，表示空闲状态。当start信号有效时，datain被装入shift_reg，并开始逐位发送。

UART口即串口，verilog代码实现，有仿真和激励。

接下来是接收部分的代码：

module uart_rx ( input wire clk, input wire rst, input wire rx, output reg [7:0] data_out, output reg ready ); reg [3:0] bit_count; reg [10:0] shift_reg; always @(posedge clk or posedge rst) begin if (rst) begin data_out <= 8'b0; ready <= 1'b0; bit_count <= 4'd0; shift_reg <= 11'b0; end else if (rx == 1'b0 && bit_count == 4'd0) begin bit_count <= bit_count + 1; end else if (bit_count > 4'd0 && bit_count < 4'd10) begin shift_reg <= {rx, shift_reg[10:1]}; bit_count <= bit_count + 1; end else if (bit_count == 4'd10) begin data_out <= shift_reg[8:1]; ready <= 1'b1; bit_count <= 4'd0; end else begin ready <= 1'b0; end end endmodule

接收模块的逻辑稍微复杂一点。rx是接收数据线，dataout是接收到的8位数据，ready是数据准备好信号。当检测到rx为低电平时，表示开始接收一帧数据。接收完成后，数据被存入dataout，并置位ready信号。

好了，代码写完了，接下来咱们得写个测试激励来验证一下。测试激励的代码如下：

module uart_tb; reg clk; reg rst; reg [7:0] data_in; reg start; wire tx; wire [7:0] data_out; wire ready; uart_tx uart_tx_inst ( .clk(clk), .rst(rst), .data_in(data_in), .start(start), .tx(tx) ); uart_rx uart_rx_inst ( .clk(clk), .rst(rst), .rx(tx), .data_out(data_out), .ready(ready) ); initial begin clk = 0; rst = 1; #10 rst = 0; data_in = 8'hA5; start = 1; #10 start = 0; #200; $finish; end always #5 clk = ~clk; endmodule

这个测试激励模块实例化了uarttx和uartrx，并通过tx线将发送和接收模块连接起来。在仿真开始时，先复位系统，然后发送一个8位数据0xA5，等待一段时间后结束仿真。

跑一下仿真，看看波形图，你会发现tx线上逐位发送了0xA5，接收模块也正确地接收到了这个数据，并在ready信号有效时输出data_out为0xA5。这说明我们的UART模块工作正常。

当然，这只是一个非常基础的UART实现，实际应用中还需要考虑波特率、奇偶校验、帧错误检测等更多细节。不过，通过这个简单的例子，你应该已经掌握了UART的基本原理和Verilog实现方法。接下来，你可以尝试扩展这个模块，加入更多功能，或者优化代码性能。玩得开心！