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基于74LS系列芯片的时序逻辑电路设计实验教程

news 2026/3/26 18:24:18

从0到60秒：用74LS芯片搭一个会“记时间”的数字电路

你有没有想过，一块最简单的数字钟是怎么知道“现在是第几秒”的？它没有操作系统，也没有单片机，甚至连程序都没有。它的“大脑”其实是由几个小小的逻辑芯片组成的——而这些芯片的核心能力，就是记住自己之前的状态。

这，正是时序逻辑电路的魔力所在。

在今天的实验教程中，我们不谈FPGA、不写高级代码，而是回到数字电路的起点：用经典的74LS系列TTL芯片，亲手搭建一个能准确计数0~59秒的“数字钟秒计数器”。你会看到，看似复杂的计时功能，是如何由一个个基础单元一步步构建起来的。

为什么还要学74LS？

可能你会问：现在都2025年了，谁还用手焊74LS芯片做实验？直接上Arduino不行吗？

当然可以。但问题是——如果你不知道D触发器怎么锁存数据、不了解同步与异步的区别、没被计数器的“毛刺”坑过一次，那你永远只能调库、烧程序，却看不懂示波器上的波形为何跳得乱七八糟。

74LS系列芯片就像电子工程里的“ABC”。它们虽然古老，却是理解现代数字系统底层运行机制的钥匙。尤其是下面这三个明星型号：

74LS74：双D触发器 —— 数字记忆的基本单元
74LS90：十进制异步计数器 —— 经典分频结构代表
74LS161：四位同步计数器 —— 高速稳定计数的典范

我们不会孤立地讲参数手册，而是带着问题出发：如何让电路真正“记住”时间，并可靠地递增？

第一步：让信号“停留一下”——74LS74 D触发器实战解析

所有时序电路的灵魂，是一个字：稳。

组合逻辑电路反应快，但它是“健忘”的——输入一变，输出立刻跟着变。而我们要做的计时器，需要的是“只在特定时刻更新状态”，这就必须引入边沿触发机制。

这就是74LS74的价值所在。

它到底干了啥？

简单说，74LS74就是一个“采样保持器”：
- 在时钟上升沿到来的那一瞬间，把D端的数据“抓”住；
- 然后不管D后面怎么变，Q输出都纹丝不动，直到下一个上升沿。

比如你在考试时抄答案，老师一喊“停笔”，你就立刻把手拿开——哪怕你知道正确答案就在旁边纸上。这个“听令行事”的行为，就是边沿触发的本质。

关键设计细节

特性	说明
触发方式	正边沿触发（抗干扰强）
异步控制	SET和RESET优先级最高，低电平有效
延迟时间	CLK→Q约25ns，适合30MHz以内系统
扇出能力	可驱动10个标准TTL负载

别小看这颗8引脚的小芯片，它是构成寄存器、移位器甚至CPU内部寄存器阵列的基础模块。

Verilog模拟验证（仿真用）

为了对比硬件行为，我们可以先在软件里复现它的逻辑：

module d_ff ( input clk, input rst_n, // 低电平复位 input d, output reg q ); always @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 1'b0; else q <= d; end endmodule

这段代码不是用来下载到FPGA的，而是帮助你在仿真环境中观察波形是否符合预期。比如你会发现：只有当时钟上升沿+复位释放时，Q才会跟随D变化。

第二步：数数的艺术——74LS90如何实现十进制计数

我们现在有了“记忆单元”，下一步是让它开始“计数”。

74LS90是个有趣的芯片：它内部其实有两个独立计数器——一个模2、一个模5。通过外部连线，能把它们串起来变成一个完整的十进制计数器（0~9循环）。

怎么接线才能数到10？

经典接法如下：

外部时钟 → CLK_A QA → CLK_B ← 把个位的输出接到十位的时钟 R01/R02 → 接地 ← 清零脚拉低，正常工作 S91/S92 → 悬空或接地 输出：QA QB QC QD（BCD码）

这样，每来10个脉冲，输出就完成一次0→9→0的循环，正好对应数码管显示的一位数字。

它的优点与局限

✅优点：
- 不需要额外门电路就能实现十进制计数
- 结构清晰，适合教学演示
- 成本极低，易于获取

❌缺点：
-异步结构：各级触发器不是同时翻转，会产生短暂的中间状态（俗称“毛刺”）
- 进位延迟累积：高位响应慢于低位，在高速场合不可靠

举个例子：当计数从7（0111）→8（1000）时，四个触发器要同时翻转。但由于是异步级联，可能会先出现像0110、0001这样的过渡态，哪怕只存在几纳秒，也可能被下游电路误读。

所以，如果你要做高精度仪器或者通信系统，这种“抖动”就不能容忍。

第三步：更稳定的计数方案——74LS161登场

这时候就得请出升级版选手：74LS161。

同样是4位计数器，但它最大的不同在于——同步计数。也就是说，所有的触发器都在同一个时钟上升沿下统一动作，彻底避免了异步带来的毛刺问题。

它有哪些“超能力”？

功能	作用
并行预置（LOAD）	可设置初始值，实现任意起点计数
同步清零（CLR）	在下一个时钟沿归零，保证系统同步
双使能控制（ENP/ENT）	精确控制何时允许计数或传递进位
进位输出（RCO）	当计数值为15且ENT=1时输出高电平，便于级联

更重要的是，它支持模N计数设计。比如你想做一个MOD-10计数器（0~9），只需要检测当前值是否等于9，然后在下一个时钟到来前拉低LOAD，同时送入0000即可。

Verilog建模参考

module counter_74ls161 ( input clk, input clr, input load, input enp, ent, input [3:0] d, output reg [3:0] q, output rco ); always @(posedge clk) begin if (!clr) q <= 4'b0000; else if (!load) q <= d; else if (enp && ent) q <= q + 1; end assign rco = (q == 4'd15) && ent; endmodule

注意这里的always @(posedge clk)块包含了所有操作，体现了真正的“同步”特性。这也正是我们在硬件中追求的行为一致性。

实战项目：搭建0~59秒计数器

现在，让我们把这些知识整合起来，做一个真正的“秒计数器”。

目标：使用两片74LS161分别作为个位和十位，配合555定时器提供1Hz时钟，驱动两个七段数码管显示00~59秒。

系统结构图（文字版）

[555定时器] → 1Hz方波 → 个位74LS161的CLK ↓ [个位输出 Q0~Q3] → 74LS47译码 → 数码管1（个位） ↓ [个位RCO] → 十位ENT（使能十位计数） ↓ [十位CLK接同一时钟] ← 必须同步！ ↓ [十位输出 Q0~Q3] → 74LS47译码 → 数码管2（十位）

如何实现“逢十进一”？

关键点在于进位控制：
- 个位计数到9时，其RCO将在下一个时钟到来前变为高电平；
- 该信号连接至十位的ENT引脚，使得十位“被允许”进行一次计数；
- 因为十位也接有时钟，所以它会在下一个上升沿+使能有效的条件下加1。

这就是所谓的“同步进位”——既保证了时序对齐，又实现了精确传递。

如何做到59秒归零？

我们需要加入反馈逻辑：
- 当十位为5（即QB=1, QD=1）、个位为9（即QD=1, QC=1）时，产生一个清零信号；
- 使用与非门（如74LS20）检测QB_ten & QD_ten & QC_unit & QD_unit；
- 输出连接至两片74LS161的CLR端（注意：若为同步清零，则需确保该信号持续到下一个时钟沿）；

这样一来，一旦达到59，下一拍就会整体归零，形成60秒周期。