verilog 扰乱信号名方法

提供代码的时候有时候需要将代码中的信号名扰乱，Verilog-Perl提供这个功能，用法如下：

1. 生成signal.vrename:
   vrename --cryptall --list *.v

2. 删除signal.vrename中不需要替换的信号名

3. 进行信号名替换：
   vrename --change *.v