FPGA软件verilog编码规则分析与总结
目录
1.Verilog大小写区分
2.模块命名规则
3.信号命名规则
4.其他命名X规则
5.注释/X端口规范
随着芯片规模不断扩大、任务复杂度持续提升以及开发周期的不断压缩，FPGA芯片开发正面临着前所未有的挑战。硬件描述语言(HDL)作为FPGA开发的核心输入方式，通过行为描述实现了逻辑电路与系统的设计，使FPGA开发具备了鲜明的软件设计特征。
1.Verilog大小写区分
信号(signal)、变量(variable)及模块(module)：全部使用小写字母，如data_in、fir_filter。
常量(parameter)和宏(macro)：全部使用大写字母，如WIDTH、MAX_COUNT。
2.模块命名规则
顶层文件：采用“芯片名称缩写+_top”的格式，如df_top。
一级模块：将英文名称的单词首字母组合，形成3到5个字符的缩写，如Arithmetic Logical Unit缩写为alu，Data Memory Interface缩写为dmi。若名称为单个单词，则取前3个字母，如Decoder缩写为dec。
二级及以下模块：采用“一级模块名+_+功能缩写”的格式，如一级模块cpu下的二级模块，功能为控制FLASH，则命名为cpu_flash_ctl。
3.信号命名规则
连接与分隔：由多个单词组成的信号名，使用下划线 _ 分隔，如address_control_enable。
合理缩写：在不影响理解的前提下，尽量使用缩写。常用缩写如clock->clk、write->wr、read->rd；其他单词一般取前3或4个字母，如frequency->freq、variable->var。
长度限制：信号名长度原则上不超过28个字符，避免过于冗长。
避免后缀：禁止使用reg作为信号名后缀，因为综合工具会自动为寄存器添加reg标识，手动添加会扰乱网表的可读性。
4.其他命名X规则
避免关键字：任何元素(端口、信号、变量等)的命名都不能与Verilog HDL和VHDL的关键字冲突。
文件命名：文件名必须与模块名完全相同，且一个文件中只包含一个模块。
时钟与复位信号：时钟信号使用前缀clk_*，复位信号使用前缀rst_*，并在所有模块中保持名称一致，便于信号跟踪。
低电平有效信号：使用后缀*_n进行标识，如rst_lbus_n、ad7680_cs_n。
仿真文件：与被测试模块名一一对应，并添加后缀*_tb，如alu_tb。
显式声明：模块中所有使用的信号必须在声明部分显式声明，避免Verilog将未声明的信号默认为1位宽的wire变量。
5.注释/X端口规范
单行注释（//）：在//后加一个空格，并以分号结束。
多行注释（/ ... */）：/*和*/各占一行，并且顶头书写。
关键位置注释：在每个always块之前必须添加一段注释，说明其功能，增强可读性和可调试性。
注释与代码同步：修改代码时，必须同步更新相关注释，确保注释与代码行为一致。
注释价值：注释不应重复代码已表达的内容，而应是简介式地点明程序的突出特征、设计思路或非显而易见的决策。
功能块划分：端口定义应按照功能块进行组织，如Inputs、Outputs等。
端口顺序：在每个功能块内，端口按照输入、输出、双向的顺序排列；不同功能块之间用空行或注释分隔。
标准端口列表：Inputs和Outputs内部遵循统一顺序：clocks、resets、enables、other control signals、data and address lines。
单行声明：每行只声明一个端口，并在同一行添加注释说明其功能。