例说FPGA：可直接用于工程项目的第一手经验【2.7】

11.4 IP核配置——FIFO配置

本实例例化了3个FIFO，即video_ctrl.v模块例化的video_fifo、ddr_avl_bridge.v模块例化的rdfifo_for_sdram和wrfifo_for_sdram，关于它们的基本配置，说明如下。

1.视频时域变换FIFO配置（video_fifo）

基本的配置请参考工程实例8的FIFO配置说明，这里只对特殊设置部分做说明。

①如图11-13所示，在第一个配置页面“Parameter Settings→Widths,Clks,Synchronization”中，我们需要做如下的设置。

·在“How wide should the FIFO be?”后面的文本框中输入“8”，即该FIFO输入数据的位宽是8bits。

·勾选“Use a different output width and set to”，并在其后面的文本框中输入“16”，表示该FIFO输出数据的位宽是16bits。这个FIFO的输入位宽是8bit，输出位宽是16bit。在读出端，先输入FIFO的8bit，再输出16bit的最低8bit，示意如图11-14所示。

·在“How deep should the FIFO be?”后面的文本框中输入“512”，表示该FIFO的存储深度为512words，单位是前面设置的FIFO输入数据位宽8bits，即该FIFO的存储空间为512×8bits。

·在“Do you want a common clock for reading and writing the FIFO?”下面选择“No,synchronize reading and writing to‘rdclk’and‘wrclk’,respectively.Create a set of full/empty control signals for each clock.”，表示我们的FIFO使用不同的读和写时钟。

②第三个配置页面“Parameter Settings→DCFIFO2”中，配置如图11-15所示。

·在“Which optional output control signals do you want?”下选择“Read-side”的“usedw[]”，表示FIFO已经读出的数据量，单位是读出数据位宽16bits，该信号主要用于逻辑中防止FIFO溢出。

·勾选“Asynchronous clear”选项，但不需要勾选其下的两个子选项。

2.DDR2写FIFO配置（wrfifo_for_sdram）

基本的配置请参考工程实例8的FIFO配置说明，这里只对特殊设置部分做说明。

①如图11-16所示，在第一个配置页面“Parameter Settings→Widths，Clks，Synchron-ization”中，我们需要做如下的设置。