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实战指南：基于Verilog HDL的24进制计数器设计与FPGA实现

news 2026/3/26 18:23:58

1. 24进制计数器设计基础

数字电路设计中，计数器是最基础也最实用的模块之一。24进制计数器在日常生活中随处可见，比如电子钟的小时显示部分就是典型的24进制计数应用。相比常见的10进制或16进制计数器，24进制的设计需要一些特殊处理，这正是本教程要解决的核心问题。

Verilog HDL作为硬件描述语言中的"瑞士军刀"，能让我们用代码的方式描述硬件电路的行为。我刚开始学FPGA时，总觉得计数器设计很抽象，直到自己动手实现了第一个24进制计数器，才真正理解同步时序电路的精妙之处。下面我会用最直白的语言，带大家从零开始完成这个设计。

先明确几个关键概念：

D触发器：数字电路的记忆单元，每个时钟边沿锁存输入数据
同步计数：所有触发器共享同一个时钟信号，避免竞争冒险
反馈清零：计数器达到特定值时自动复位，这是实现任意进制的关键

2. D触发器设计与验证

2.1 Verilog实现D触发器

任何计数器的基础都是D触发器。这里我们采用行为级描述方式，代码既简洁又直观：

module d_ff( input clk, // 时钟信号 input rst_n, // 异步复位(低有效) input d, // 数据输入 output reg q // 数据输出 ); always @(posedge clk or negedge rst_n) begin if(!rst_n) q <= 1'b0; // 异步复位 else q <= d; // 时钟上升沿锁存数据 end endmodule

这段代码有几个关键点需要注意：

使用posedge clk表示上升沿触发
rst_n是低电平有效的异步复位信号
非阻塞赋值(<=)确保时序正确性

2.2 功能仿真验证

设计完成后必须进行仿真验证。我推荐使用ModelSim或者Quartus自带的仿真工具。测试脚本(testbench)可以这样写：

`timescale 1ns/1ps module tb_d_ff; reg clk, rst_n, d; wire q; d_ff uut(.*); // 实例化被测模块 initial begin clk = 0; forever #5 clk = ~clk; // 100MHz时钟 end initial begin rst_n = 0; d = 1; #15 rst_n = 1; // 15ns后释放复位 #10 d = 0; #10 d = 1; #20 $stop; end endmodule

仿真时重点关注两个时间点：

复位释放后第一个时钟上升沿(15ns)应该采样d=1
25ns时的时钟上升沿应该采样d=0

3. 构建24进制计数器

3.1 使用74161计数器芯片

74161是经典的4位二进制计数器，我们可以利用它构建更复杂的计数器。两个74161级联可以实现最大256进制计数器，对于24进制绰绰有余。

先看单个74161的Verilog实现：

module my74161( input clk, // 时钟 input ldn, // 同步置数(低有效) input rdn, // 异步清零(低有效) input ep, et, // 计数使能 input [3:0] d, // 并行数据输入 output [3:0] q, // 计数器输出 output co // 进位输出 ); reg [3:0] cnt; assign q = cnt; assign co = (cnt == 4'b1111) & et; always @(posedge clk or negedge rdn) begin if(!rdn) cnt <= 4'b0000; else if(!ldn) cnt <= d; else if(ep && et) cnt <= cnt + 1; end endmodule

3.2 24进制实现方案

实现24进制有两种主流方法：

反馈清零法：计数到24时立即清零
同步置数法：计数到23时下一周期置入0

实测发现同步置数法更可靠，避免出现竞争冒险。具体实现如下：

module counter24( input clk, input rst_n, output [7:0] q, // 8位输出(两个4位计数器) output carry // 进位信号 ); wire [3:0] q_low, q_high; wire co_low, co_high; wire reset_cond = (q_high == 2) && (q_low == 3); // 检测23 my74161 low( .clk(clk), .ldn(~reset_cond), .rdn(rst_n), .ep(1'b1), .et(1'b1), .d(4'b0000), .q(q_low), .co(co_low) ); my74161 high( .clk(clk), .ldn(~reset_cond), .rdn(rst_n), .ep(co_low), .et(co_low), .d(4'b0000), .q(q_high), .co(co_high) ); assign q = {q_high, q_low}; assign carry = reset_cond; endmodule

关键设计点：

低位计数器每计满16次产生进位(co_low)
高位计数器只在低位进位时计数
当计数达到23(0x17)时，下一周期同步置零

4. 仿真验证与调试

4.1 测试平台搭建

完整的测试脚本应该覆盖以下场景：

上电复位功能
正常计数过程
进位条件触发
边界条件(22→23→0的转换)

`timescale 1ns/1ps module tb_counter24; reg clk, rst_n; wire [7:0] q; wire carry; counter24 uut(.*); initial begin clk = 0; forever #10 clk = ~clk; // 50MHz时钟 end initial begin rst_n = 0; #100 rst_n = 1; // 100ns后释放复位 #500 $stop; // 观察5个完整计数周期 end endmodule

4.2 常见问题排查

在实际项目中遇到过几个典型问题：

计数器不工作：检查时钟是否连接正确，使能信号是否有效
提前复位：确认比较条件是否准确(应该是23而非24)
显示乱码：数码管译码逻辑需要单独验证

仿真波形中要特别关注：

从23跳转到0的时刻是否干净利落
进位信号(carry)的脉冲宽度是否合适
复位信号的优先级是否最高

5. FPGA实现与显示驱动

5.1 引脚分配与约束

以常见的Cyclone IV EP4CE6为例，引脚约束文件(.qsf)关键内容：

set_location_assignment PIN_23 -to clk set_location_assignment PIN_24 -to rst_n set_location_assignment PIN_50 -to q[0] ... set_location_assignment PIN_57 -to q[7] set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to *

5.2 七段数码管驱动

将二进制输出转换为数码管显示需要译码器。这里给出共阳极数码管的驱动代码：

module seg7_decoder( input [7:0] bin, // 8位二进制输入 output reg [6:0] seg // 7段输出(a-g) ); always @(*) begin case(bin % 10) // 取个位数 0: seg = 7'b1000000; 1: seg = 7'b1111001; 2: seg = 7'b0100100; 3: seg = 7'b0110000; 4: seg = 7'b0011001; 5: seg = 7'b0010010; 6: seg = 7'b0000010; 7: seg = 7'b1111000; 8: seg = 7'b0000000; 9: seg = 7'b0010000; default: seg = 7'b1111111; endcase end endmodule

实际项目中还需要考虑：