基于FPGA的DisplayPort Transmitter IP纯源码，使用fpga的gt收发器
基于FPGA的DisplayPort Transmitter IP纯源码，使用fpga的gt收发器 支持UltraScale，Zynq，Vertix7，Kintex7系列器件
最近在折腾FPGA视频传输方案，发现基于GT收发器的DisplayPort TX实现真是个有意思的活。咱们今天就来聊聊怎么用纯Verilog代码驱动这些高速收发器，搞出自定义的DP输出方案。
先看硬件底子，这套代码支持X家主流器件全家桶，从Vertix7到Zynq都能跑。关键在GTX/GTH收发器的配置，不同芯片的GT bank时钟结构略有差异，但代码里用参数化设计解决了兼容性问题。比如时钟分频这块的宏定义：
generate if (DEVICE_FAMILY == "VIRTEX7") begin BUFG_GT bufg_gt_inst (.I(gt_txoutclk), .O(tx_usrclk)); end else begin BUFGCE_DIV #(.BUFGCE_DIVIDE(2)) bufgce_inst (.I(gt_txoutclk), .O(tx_usrclk)); end endgenerate这段代码根据器件类型选择不同的时钟缓冲方案，Virtex7需要特殊处理GTX的时钟树，其他系列用带分频的缓冲器更合适。实际调试中发现，时钟相位对齐要是没处理好，DP接收端直接黑屏给你看。
数据打包部分有个骚操作，DisplayPort的传输流需要按照MISC0/1和视频数据交替发送。代码里用状态机控制数据多路复用：
always @(posedge link_clk) begin case(tx_state) SEND_VIDEO: begin tx_packet <= {video_data[7:0], video_data[15:8]}; crc16 = calc_crc(tx_packet); end SEND_MISC: begin tx_packet <= {2'b00, misc_packet}; insert_guardband <= 1'b1; end endcase end注意这里的字节顺序交换，DisplayPort规范要求LSB先传，这和FPGA常用的MSB优先习惯相反。之前有个项目因为漏掉这个细节，调试了三天才发现画面颜色通道错位。
基于FPGA的DisplayPort Transmitter IP纯源码，使用fpga的gt收发器 支持UltraScale，Zynq，Vertix7，Kintex7系列器件
GT收发器配置是重头戏，官方文档里几十页的参数看着就头大。核心配置项主要这几个：
gt_txreset <= !pll_locked; gt_txdata <= 20'h00000; // 控制字符 gt_txcharisk <= 4'b1111; // 预加重设置根据线缆长度自适应 if(cable_length > 3) begin gt_txprecursor <= 3'd4; gt_txpostcursor <= 5'd16; end else begin gt_txprecursor <= 3'd1; gt_txpostcursor <= 5'd8; end重点说下预加重调节，实验室实测发现当传输线超过2米时，后光标(postcursor)需要加大到20以上才能保证眼图张开。但具体数值建议用IBERT工具边测边调，别死磕文档推荐值。
调通基础功能后，可以玩点高级的。比如动态切换色彩深度：
// 色彩模式切换状态机 always @(posedge config_clk) begin case(color_mode) 8'h01: begin // RGB444 data_lanes <= 4; symbol_rate <= 1.62; // GHz end 8'h02: // YUV422 symbol_rate <= 2.7; default: symbol_rate <= 5.4; // 4K模式 endcase end这里有个坑：切换符号率时必须先复位GT收发器的PLL，否则时钟失步直接导致链路中断。建议在模式切换流程里插入50ms的延时保平安。
实际部署时遇到过玄学问题：某块Zynq板卡的DP输出在室温25℃时正常，升温到30℃就花屏。后来发现是MMCM的时钟抖动余量不足，在代码里把VCO频率从1200MHz降到1150MHz解决。所以做视频传输，时序约束一定要写严格：
set_false_path -from [get_clocks sys_clk] -to [get_clocks gt_clk] set_clock_groups -asynchronous -group [get_clocks gt_clk]最后说下验证技巧，用ILA抓取链路训练过程时，记得设置触发条件为DPCD的寄存器写入操作。当看到0x600-0x6FF地址段有数据变化，说明接收端开始调整均衡器参数，这时候观察眼图最有效。
这套方案目前在4K@30Hz下稳定运行，上5K分辨率需要堆更多收发器通道。代码里留着扩展接口，改天再加两片GTH说不定能冲8K。玩FPGA视频传输就是这样，调通那一刻的成就感，比看到实际画面还让人兴奋。