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FPGA应用开发和仿真【2.2】

news 2026/3/27 0:48:43

3.3.5 带有信号和波形的例子

现在，在前面例子的基础上修改代码，以代码3-10第11行定义的二进制码-格雷码转换模块为DUT，编写Testbench测试它。

依照3.3.3节的方法，新建一个名为“bin2gray.sv”的SystemVerilog文件并编辑它，在其中输入代码3-10第11～21行内容（即完整的bin2gray模块）并保存，如图3-21所示。

注释hello.sv中已有的内容，增加代码3-12的内容，并保存。这个hello模块即为Testbench。

代码3-12 测试bin2gray的Testbench

单击编译过时文件按钮，将两个文件编译，如图3-22所示。

然后单击重启仿真按钮，在弹出的重启仿真对话框中保持默认设置并单击“OK”按钮，回到0时刻，并加载层次结构，可以看到仿真窗口和对象窗口发生了变化，如图3-23所示。

此时对象窗口中显示的是顶层模块hello中的信号，在仿真窗口中单击选中其他层次，则可在对象窗口中看到其他层次中的信号。这里点选hello模块中的任何一个信号，然后按快捷键Ctrl+A全选对象窗口中的三个信号“bin”“clk”和“gray”，并用主键拖曳它们到波形窗口中，如图3-24所示。在波形窗口中信号排列的次序可以拖曳更改，选中信号按“Del”键可以移除信号。

然后在仿真时间输入框中将“100ns”修改为“1μs”，单击运行按钮，将运行至1μs并停止。此时，可以看到波形窗口出现仿真波形，如图3-25所示。

工具栏中波形缩放工具条可用于缩放波形，从左到右依次是：放大2倍、缩小1/2、适应全部波形、以当前光标为中心放大2倍、适应两个光标之间的波形和适应其他窗口。此外，按住Ctrl键，拖曳鼠标主键也可以缩放：

·向左下和右下方拖曳会放大到拖曳到的区域。

·向左上方拖曳会适应全部波形。

·向右上方拖曳可缩小，拖曳距离越大，缩小比率越大。

读者可自行尝试缩放操作。