Zynq AXI DMA实战：从零配置S_AXIS_S2MM到M_AXIS_MM2S的完整数据流（Vivado 2023版）
Zynq AXI DMA实战：从零配置S_AXIS_S2MM到M_AXIS_MM2S的完整数据流（Vivado 2023版）
在嵌入式系统开发中，高效的数据传输往往是性能瓶颈所在。Zynq系列SoC凭借其独特的ARM处理器与FPGA可编程逻辑的紧密结合，为高性能数据处理提供了理想平台。而AXI DMA（Direct Memory Access）作为连接处理系统（PS）与可编程逻辑（PL）的关键桥梁，能够实现内存与外设间的高速数据搬运，大幅减轻CPU负担。本文将基于Vivado 2023.1环境，从工程实践角度深入讲解如何构建完整的AXI DMA数据通路。
对于初学者而言，AXI DMA的配置过程常常伴随着诸多困惑：接口信号如何正确连接？时序问题如何排查？寄存器配置有哪些注意事项？我们将通过一个完整的实例，从IP核配置、接口连接到软件驱动开发，手把手带你打通从S_AXIS_S2MM到M_AXIS_MM2S的数据流。
1. 环境准备与工程创建
1.1 Vivado 2023.1环境配置
在开始之前，确保已正确安装Vivado 2023.1工具链。与早期版本相比，2023版在AXI接口配置和调试方面有显著改进：
- Vivado HLx Edition：支持Zynq-7000和UltraScale+系列
- SDK工具：建议使用Vitis统一开发环境
- 硬件平台：本文以ZedBoard（XC7Z020）为例，原理同样适用于其他Zynq平台
提示：安装时务必勾选"Device Drivers"和"Embedded Development"相关组件，确保AXI DMA IP核可用。
1.2 新建工程与硬件平台设置
- 启动Vivado 2023.1，选择"Create Project"
- 指定工程名称（如
axi_dma_demo）和存储路径 - 选择"RTL Project"，勾选"Do not specify sources at this time"
- 在"Default Part"页面选择对应开发板型号或芯片型号
# 可通过TCL命令快速创建工程 create_project axi_dma_demo ./axi_dma_demo -part xc7z020clg484-1 set_property board_part em.avnet.com:zed:part0:1.4 [current_project]2. AXI DMA IP核配置与接口连接
2.1 添加并配置AXI DMA IP核
在Block Design中添加AXI DMA IP核（搜索"axi_dma"），关键配置参数如下：
| 配置项 | 推荐值 | 说明 |
|---|---|---|
| Number of MM2S Channels | 1 | 内存到流通道数 |
| Number of S2MM Channels | 1 | 流到内存通道数 |
| Width of Buffer Length Register | 23 | 缓冲区长度寄存器位宽 |
| Enable Scatter Gather | 取消勾选 | 简化配置，不使用SG模式 |
| Enable Micro DMA | 取消勾选 | 标准DMA模式 |
重要信号连接：
S_AXIS_S2MM：连接流数据输入源（如ADC或FPGA逻辑）M_AXIS_MM2S：连接流数据输出目标（如DAC或FPGA逻辑）M_AXI_MM2S和M_AXI_S2MM：通过AXI Interconnect连接至Zynq PS的HP端口
2.2 时钟与复位信号处理
AXI DMA对时钟域有严格要求：
- Primary Clock：通常连接至FCLK_CLK0（100MHz）
- AXI Stream Clock：需与数据源/目标的时钟同步
- AXI Memory Map Clock：应与HP端口时钟同源
// 示例时钟连接 assign axi_dma_0/s_axi_lite_aclk = FCLK_CLK0; assign axi_dma_0/m_axi_mm2s_aclk = FCLK_CLK0; assign axi_dma_0/m_axi_s2mm_aclk = FCLK_CLK0; assign axi_dma_0/m_axis_mm2s_aclk = data_clk; assign axi_dma_0/s_axis_s2mm_aclk = data_clk;注意：跨时钟域传输需要额外同步处理，初学者建议所有接口使用同一时钟源。
3. 数据流设计与实现
3.1 S_AXIS_S2MM输入通路配置
S_AXIS_S2MM接口负责接收流数据并写入内存，关键信号包括：
s_axis_s2mm_tdata：输入数据总线（宽度需匹配IP核配置）s_axis_s2mm_tkeep：字节有效指示s_axis_s2mm_tlast：数据包结束标志s_axis_s2mm_tvalid：数据有效信号s_axis_s2mm_tready：DMA准备接收信号
常见问题排查：
- 数据停滞：检查tvalid和tready握手信号，确保双方都能及时响应
- 数据错位：确认时钟域一致，必要时添加寄存器缓冲
- 带宽不足：增加数据位宽或提高时钟频率
3.2 M_AXIS_MM2S输出通路实现
M_AXIS_MM2S接口从内存读取数据并发送至流设备，关键配置点：
- 在Vivado Address Editor中为DMA分配适当的内存地址空间
- 设置正确的数据包长度（通过MM2S_LENGTH寄存器）
- 处理tlast信号以支持数据包传输
// 示例：通过Xilinx DMA API启动MM2S传输 XAxiDma_Config *CfgPtr = XAxiDma_LookupConfig(XPAR_AXI_DMA_0_DEVICE_ID); XAxiDma_CfgInitialize(&AxiDma, CfgPtr); u32 *TxBufferPtr = (u32 *)TX_BUFFER_BASE; XAxiDma_SimpleTransfer(&AxiDma, (UINTPTR)TxBufferPtr, TRANSFER_LENGTH, XAXIDMA_DMA_TO_DEVICE);4. 软件驱动与调试技巧
4.1 DMA寄存器配置详解
AXI DMA的核心寄存器包括：
| 寄存器名称 | 地址偏移 | 功能描述 |
|---|---|---|
| MM2S_DMACR | 0x00 | 控制寄存器（如使能、中断配置） |
| MM2S_SA | 0x18 | 源地址（内存起始地址） |
| MM2S_LENGTH | 0x28 | 传输长度（字节数） |
| S2MM_DMACR | 0x30 | 控制寄存器 |
| S2MM_DA | 0x48 | 目标地址（内存起始地址） |
| S2MM_LENGTH | 0x58 | 传输长度（字节数） |
典型配置流程：
- 复位DMA控制器（设置DMACR.RS位）
- 配置源/目标地址寄存器
- 设置传输长度
- 启动传输（设置DMACR.RUNSTOP位）
4.2 调试与性能优化
ILA调试技巧：
# 添加ILA核监控AXI Stream信号 create_debug_core u_ila_0 ila set_property C_DATA_DEPTH 1024 [get_debug_cores u_ila_0] set_property C_TRIGIN_EN false [get_debug_cores u_ila_0] # 添加待监控信号 set_property port_width 32 [get_debug_ports u_ila_0/probe0] connect_debug_port u_ila_0/probe0 [get_nets axi_dma_0/m_axis_mm2s_tdata]性能优化建议：
- 使用AXI Burst传输最大化带宽利用率
- 合理设置DMA缓冲区大小（通常为4KB的整数倍）
- 考虑使用Scatter-Gather模式处理分散内存区域
- 启用中断而非轮询以提高CPU效率
在实际项目中，AXI DMA的配置往往需要多次迭代优化。我曾遇到一个案例，由于忽略了tready信号的响应延迟，导致系统吞吐量只有理论值的30%。通过ILA抓取波形发现，数据源在tready无效时仍然保持tvalid有效，造成了不必要的等待。调整握手协议后，性能提升了2倍以上。