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Quartus原理图设计入门：从半加器到4位全加器的保姆级教程

news 2026/4/3 23:25:38

Quartus原理图设计入门：从半加器到4位全加器的保姆级教程

在数字电路设计的浩瀚海洋中，加法器是最基础也最关键的构建模块之一。无论你是FPGA初学者还是数字电路设计的新手，掌握从半加器到全加器的设计流程都是必经之路。本文将带你使用Quartus Prime软件，通过原理图输入法一步步构建4位全加器，让你不仅学会操作，更理解背后的设计思想。

1. 准备工作与环境搭建

在开始设计之前，我们需要确保开发环境准备就绪。Quartus Prime是Intel（原Altera）推出的FPGA开发工具套件，支持原理图输入、VHDL/Verilog HDL等多种设计输入方式。

安装Quartus Prime Lite版：

从Intel官网下载最新Lite版本（完全免费）
安装时选择适合你操作系统的版本
安装过程中勾选所有默认组件，特别是"Quartus Prime"和"ModelSim-Altera"

提示：安装路径不要包含中文或特殊字符，避免后续使用出现问题

安装完成后，首次启动可能会提示你选择许可证。Lite版不需要额外许可证文件，直接选择"Quartus Prime Lite Edition"即可开始使用。

创建第一个工程：

启动Quartus Prime
点击"File" → "New Project Wizard"
设置工程目录和名称（如"HalfAdderTutorial"）
选择目标器件（初学者建议选择Cyclone IV E系列的EP4CE6E22C8）
完成向导其他设置

# 示例：通过命令行创建工程（可选） quartus_sh --tcl_eval "project_new HalfAdderTutorial -overwrite"

2. 半加器设计与实现

半加器是最基础的加法电路，能够实现两个1位二进制数的相加，输出和(Sum)与进位(Carry)。

2.1 半加器理论基础

半加器的真值表如下：

输入A	输入B	和(Sum)	进位(Carry)
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

从真值表可以推导出逻辑表达式：

Sum = A ⊕ B (异或)
Carry = A ∧ B (与)

2.2 原理图实现步骤

在Quartus中新建原理图文件：
- "File" → "New" → "Block Diagram/Schematic File"
从元件库中添加所需逻辑门：
- 在空白处双击，搜索"xor"添加异或门
- 同样方法添加"and"门
添加输入输出引脚：
- 搜索"input"添加两个输入引脚，分别命名为A和B
- 搜索"output"添加两个输出引脚，命名为Sum和Carry
连接电路：
- 将A和B同时连接到异或门的两个输入端
- 将A和B同时连接到与门的两个输入端
- 将异或门输出连接到Sum引脚
- 将与门输出连接到Carry引脚

// 半加器的Verilog等效代码（供参考） module HalfAdder( input A, input B, output Sum, output Carry ); assign Sum = A ^ B; assign Carry = A & B; endmodule

保存文件为"HalfAdder.bdf"
编译工程："Processing" → "Start Compilation"
检查编译报告，确保没有错误

注意：首次编译可能会提示没有设置顶层实体，在"Project" → "Set as Top-Level Entity"中将你的原理图文件设为顶层

3. 从半加器到全加器

全加器比半加器多了一个进位输入，能够实现带进位的加法运算，是构建多位加法器的关键。

3.1 全加器理论基础

全加器真值表：

Cin	A	B	Sum	Cout
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

全加器可以用两个半加器和一个或门实现：

第一个半加器计算A和B的和(Sum1)与进位(Carry1)
第二个半加器计算Sum1和Cin的和(最终Sum)与进位(Carry2)
最终的进位Cout = Carry1 | Carry2

3.2 层次化设计实现

首先确保半加器设计已经完成并编译通过
生成半加器符号：
- 打开HalfAdder.bdf
- "File" → "Create/Update" → "Create Symbol Files for Current File"
新建全加器原理图文件(FullAdder.bdf)
添加组件：
- 在空白处双击，搜索"HalfAdder"添加两个半加器实例
- 添加一个或门(or)
- 添加三个输入引脚(A,B,Cin)和两个输出引脚(Sum,Cout)
连接电路：
- 将A和B连接到第一个半加器的输入
- 将第一个半加器的Sum输出连接到第二个半加器的A输入
- 将Cin连接到第二个半加器的B输入
- 将两个半加器的Carry输出连接到或门的输入
- 将第二个半加器的Sum连接到Sum输出
- 将或门输出连接到Cout输出
保存并编译全加器设计

4. 构建4位全加器

有了全加器模块，我们可以通过级联的方式构建4位全加器，实现4位二进制数的加法运算。

4.1 4位全加器结构

4位全加器由四个全加器组成，每个全加器处理一位数据，进位信号从低位向高位传递：

最低位(bit 0)的Cin通常接地(逻辑0)
每个全加器的Cout连接到下一个全加器的Cin
最高位(bit 3)的Cout是最终的进位输出

4.2 原理图实现步骤

确保全加器设计已完成并生成符号文件
新建4位全加器工程(FourBitAdder)
创建新的原理图文件(FourBitAdder.bdf)
添加组件：
- 四个FullAdder实例(FA0-FA3)
- 八个输入引脚(A0-A3, B0-B3)
- 五个输出引脚(S0-S3, Cout)
- 一个接地符号(GND)用于最低位Cin
连接电路：
- 将A0-A3分别连接到FA0-FA3的A输入
- 将B0-B3分别连接到FA0-FA3的B输入
- 将FA0的Cin连接到GND
- 将FA0的Cout连接到FA1的Cin
- 将FA1的Cout连接到FA2的Cin
- 将FA2的Cout连接到FA3的Cin
- 将FA3的Cout连接到最终的Cout输出
- 将每个全加器的Sum输出连接到对应的S输出(S0-S3)
保存并编译整个设计

4.3 功能仿真验证

为了验证设计的正确性，我们需要进行仿真测试：

创建仿真波形文件：
- "File" → "New" → "University Program VWF"
添加信号：
- 右键点击空白处 → "Insert Node or Bus"
- 点击"Node Finder" → "List"所有信号
- 选择所有输入输出信号添加到波形文件
设置输入信号：
- 对于A和B总线，右键选择"Group"创建A[3..0]和B[3..0]总线
- 设置不同的输入组合测试各种情况
设置仿真时间：
- 默认1us足够，可以适当延长
运行仿真：
- "Processing" → "Start Simulation"
检查输出是否符合预期

5. 进阶技巧与问题排查

在实际设计过程中，可能会遇到各种问题。以下是一些常见问题及解决方案：

5.1 常见错误与解决

编译错误：找不到符号
- 确保所有子模块都已生成符号文件
- 检查文件是否在工程目录中
- "Project" → "Add/Remove Files in Project"添加缺失文件
仿真结果不正确
- 检查每个全加器的连接是否正确
- 验证半加器和全加器的基本功能是否正确
- 确保进位信号正确传递
时序问题
- 在"Assignments" → "Settings" → "Timing Requirements"中调整时序约束
- 考虑使用流水线技术提高工作频率

5.2 性能优化建议

使用更高效的加法器结构
- 超前进位加法器(Carry Lookahead Adder)
- 选择进位加法器(Carry Select Adder)
资源利用优化
- 在"Assignments" → "Settings" → "Analysis & Synthesis Settings"中优化资源使用
- 考虑使用DSP块实现加法运算
时序优化
- 添加适当的寄存器平衡流水线
- 使用"Register Performance"选项优化关键路径

# 示例：Quartus Tcl脚本自动化流程 project_open FourBitAdder execute_flow -compile create_timing_netlist report_timing -npaths 10 -detail full_path -panel_name "Timing Analysis"