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深入解析EMC外部存储器控制器：时序配置、SDRAM管理与调试实战

news 2026/6/13 15:30:26

1. 项目概述：为什么我们需要深入理解EMC？

在嵌入式系统开发，尤其是涉及音频处理、图像处理或任何需要大容量、高速数据交换的应用中，处理器与外部存储器（如SDRAM、SRAM、Flash）之间的通信桥梁——外部存储器控制器（External Memory Controller, EMC）——其重要性怎么强调都不为过。它绝不仅仅是一个简单的“接线员”，而是系统性能、稳定性和功耗的关键决定因素。一个配置不当的EMC，轻则导致系统性能远低于预期，重则引发间歇性的数据错误，让调试过程变得如同大海捞针。

我接触过不少项目，工程师们往往把重点放在核心算法或应用逻辑上，对EMC的配置只是从参考设计或例程中“复制粘贴”几个寄存器值。直到产品在高温、低温或复杂电磁环境下出现偶发性故障时，才回头来啃这块硬骨头。因此，理解EMC，特别是其信号交互和时序配置的内在逻辑，是从业者从“能用”走向“可靠”、“高效”的必经之路。

本文将以Freescale（现NXP）的DSP56720/21系列多核音频处理器中的EMC模块为具体案例，深入解析其工作原理。选择它作为范例，是因为其设计经典，涵盖了地址/数据总线复用、通用芯片选择机器（GPCM）和SDRAM控制器这三种主流的接口模式，原理具有普适性。我们将绕过手册中冰冷的寄存器列表，直接聚焦于信号在物理线上的“舞蹈”，以及我们如何通过配置寄存器来编排这支舞蹈，确保每一次数据传递都精准无误。无论你是在设计新的硬件板卡，还是在优化现有系统的存储性能，这些关于LALE、TA、时序参数（如SCY, TRLX, ACS）以及SDRAM页管理的细节，都将是你手中最实用的工具。

2. EMC核心架构与信号行为解析

EMC的核心任务，是在有限的处理器引脚上，高效、可靠地完成与多种外部存储设备的通信。这就引出了其最基础也最重要的设计：地址/数据总线复用。

2.1 地址/数据复用与LALE信号的关键作用

想象一下，处理器有大量的地址线和数据线需要连接到存储器。如果各自独立，引脚数量会非常庞大，不仅增加芯片成本和PCB复杂度，也带来更多的信号完整性问题。EMC采用的策略是：让同一组物理引脚（LAD[23:0]）在不同的时间点分别传输地址信息和数据信息。这就需要一个明确的“发令枪”来告诉外部电路：“现在线上是地址，请锁存；现在线上是数据，请读写”。

这个“发令枪”就是外部地址锁存使能信号（LALE）。它的工作逻辑非常清晰：

地址阶段：当EMC发起一次访问时，首先将目标地址驱动到LAD[23:0]总线上，然后拉高LALE。这个高电平脉冲就是一个明确的指令：“地址已就绪”。
外部锁存：在电路板上，LAD[23:0]总线会连接到一个地址锁存器（例如一片74系列锁存芯片）的输入。该锁存器的锁存使能端（LE）就连接着LALE。当LALE为高时，锁存器瞬间捕捉并锁住当前LAD[23:0]上的值，并将其稳定输出到存储器的地址引脚上。这样，即使LAD总线上的信号随后变成了数据，存储器的地址输入端看到的依然是锁存住的、稳定的地址。
数据阶段：LALE信号被拉低。此时，LAD[23:0]总线切换角色。对于写操作，EMC将待写入的数据驱动到总线上；对于读操作，EMC释放总线（变为高阻态），由存储器将数据驱动到总线上。LAD总线此时作为双向数据总线工作。

关键细节与避坑点：
LALE脉冲宽度：手册中提到LALE的断言（高电平）持续时间是可编程的（1-4个总线时钟周期）。在硬件设计时，必须确保你选用的地址锁存器能在最短的LALE脉冲宽度内可靠地锁存数据。通常设置为2个周期能在速度和稳定性间取得较好平衡。
LALE与片选（LCSx）的时序：图22-3明确显示，在LALE断言期间，片选信号LCSx是无效（Negated）或冻结的。这意味着存储器芯片在地址锁存阶段尚未被选中。这是为了防止在地址稳定之前，存储器就错误地开始动作。设计逻辑电路或理解时序图时，这一点至关重要。

2.2 数据传送应答（TA）与总线监视器

数据在总线上跑来跑去，如何确认一次读写操作真正完成了呢？这就是内部传输应答信号（TA）的作用。对于GPCM和SDRAM控制器，EMC会根据我们配置的时序参数（等待状态数等）在内部自动生成TA信号。这个内部TA信号标志着数据在LAD总线上被采样（读）或可被更改（写）的时刻。

然而，硬件世界并非总是理想化的。如果外部存储器响应太慢（或故障），EMC可能永远等不到数据有效的时刻。为了防止处理器“死等”，EMC内置了一个总线监视器。它的工作原理像一个倒计时器：

当一次事务开始时，监视器从一个预设的超时值（LBCR[BMT]）开始倒数。
如果在倒计时归零前，数据节拍被应答（即内部TA生成），计时器重置，继续为下一个数据节拍（如果是突发传输）或下一次访问计数。
如果倒计时归零仍未收到应答，则报告总线超时错误（通过TESR[BM]位），并可能终止访问。

实操心得：总线超时值的设定：手册中给出了一个绝对禁忌：BCR[BMT]在任何情况下都不能低于0x05（对应40个总线周期）。这是一个安全底线。但具体设多少合适呢？
计算理论最大值：你需要根据连接的最慢设备的访问时间来估算。例如，一个慢速Flash读访问可能需要50个时钟周期（包括地址建立、数据输出延迟等）。那么超时值应大于这个数，并留出至少20%-30%的余量。
考虑SDRAM刷新：SDRAM在自动刷新周期内是不响应访问的。如果你的超时值设置得比SDRAM的刷新间隔还短，那么在刷新期间发起的访问就会导致虚假的超时错误。因此，超时值必须远大于SDRAM的刷新命令执行时间（通常为几个周期）加上最长的访问时间。
调试建议：在初期调试阶段，可以先将超时值设得非常大（例如最大值），确保功能正常。然后逐步减小，直到系统在压力测试（如连续大数据量存取）下依然稳定，此时的值再增加一些余量作为最终设定值。盲目设小会导致难以排查的间歇性故障。

2.3 数据缓冲控制（LBCTL）与总线方向管理

当系统使用外部总线收发器（例如74LVTH245这类双向缓冲器）来增强LAD总线的驱动能力或进行电平转换时，就需要明确告知收发器当前的数据流向（是处理器输出数据到总线，还是从总线输入数据到处理器）。LBCTL信号就是为此而生。

其行为模式可以通过BCR[BCTLC]配置：

作为数据缓冲控制（BCTLC=00）：这是最典型的用法。在写操作开始时，LBCTL与LALE同时变高，并持续整个写周期，指示收发器方向为“处理器 -> 总线”。在读操作开始时，LBCTL先变高（与LALE同步），但在LALE变低时，LBCTL也随之变低，指示收发器方向切换为“总线 -> 处理器”，以便存储器驱动数据。如果紧接着是另一次读操作，LBCTL会在下一个事务的LALE之前一个时钟周期提前变高，为总线提供一个完整的时钟周期进行“转向”（Bus Turnaround），防止总线冲突。
作为额外的LWE或LOE：在GPCM模式下，LBCTL可被配置为额外的写使能或输出使能信号，用于连接需要多个使能信号的复杂存储设备或外设。

硬件设计注意：手册提到LBCTL的默认（复位和总线空闲）状态为高。这意味着，如果你的硬件设计依赖LBCTL的低电平来使能接收器，那么在系统复位后、EMC初始化完成前，总线收发器可能处于错误的隔离状态，导致其他总线主设备（如果存在）无法访问总线。设计复位电路和上电序列时需要考虑到这一点。

3. 通用芯片选择机器（GPCM）的时序配置实战

GPCM模式用于连接异步静态设备，如SRAM、ROM、Flash以及一些慢速外设。其特点是时序高度可配置，以适应不同速度的设备。理解其时序寄存器ORx中各个字段的含义，是精准匹配设备时序要求的关键。

3.1 核心时序参数详解

GPCM的时序由ORx寄存器中的一组字段协同控制，它们共同决定了LCSx、LWE、LOE等关键控制信号相对于地址/数据总线和时钟的关系。

ACS(Address to Chip Select Setup)：地址到片选建立时间。它定义了从锁存地址有效到LCSx信号有效之间的延迟。选项00表示同时有效；10延迟1/4或1/2周期（取决于CLKDIV）；11延迟1/2或1个完整周期。这个参数是为了满足存储器芯片数据手册中t_AS（地址建立到片选有效）的要求。
XACS(Extended ACS)：当此位置1时，ACS的延迟效果会被增强（延迟更多周期），用于连接那些需要更长时间来确保地址在片选前稳定的极慢速设备。
CSNT(Chip Select Negation Time)：片选否定时间。此位主要影响写周期。当CSNT=1且CLKDIV=4或8时，LWE（写使能）的 negation（从有效变无效）会提前1/4个时钟周期发生。这相当于提前结束了写脉冲，可以用于满足存储器对写数据保持时间(t_DH)的要求。
SCY(Cycle Length)：等待状态数。这是最重要的参数之一，定义了在LCSx有效后，插入多少个额外的总线时钟周期来等待设备就绪。SCY的范围是0-15，代表插入0到15个等待周期。它直接对应存储器芯片的访问时间(t_AA或t_OE)。
TRLX(Relaxed Timing)：放松时序。这是一个“全局减速器”。当TRLX=1时：
- 如果ACS不为00，则在地址和控制信号之间增加一个额外的总线周期。
- SCY定义的等待状态数翻倍（最大可达30个周期）。
- 读访问的扩展保持时间(EHTR)被进一步延长。
- 在写周期中，LWE和LCSx（当ACS≠00时）会提前一个周期无效。这个模式用于连接那些对信号建立/保持时间要求非常苛刻的老旧或慢速设备。
EHTR(Extended Hold Time on Read)：读访问扩展保持时间。在完成一次读操作后，LCSx和LOE无效后，EMC会额外插入EHTR指定的空闲周期，然后再开始下一次访问。这是为了让那些关闭数据输出驱动器较慢的存储器有足够的时间释放总线，防止总线竞争。图22-11, 22-12, 22-13清晰地展示了EHTR的影响。

3.2 时序配置计算与实例分析

仅仅知道参数含义不够，我们必须能根据存储器数据手册计算并配置这些值。我们以一个典型的异步SRAM（访问时间t_AA = 25ns）为例，假设EMC总线时钟LCLK为50MHz（周期T=20ns）。

目标：配置GPCM，实现一次可靠的读操作。

步骤：

确定基本访问周期：一个最简单的GPCM读周期（ACS=00,SCY=0,TRLX=0）从图22-5和表22-66可知，需要4个总线周期（4+SCY，SCY=0）。即4 * 20ns = 80ns。这远大于SRAM的25ns，看似足够，但我们需要考虑的是从LCSx/LOE有效到数据必须有效的时间。
计算所需等待状态（SCY）：关键路径是LOE有效到数据采样。在ACS=00时，LOE与LCSx大致同时有效。EMC在LOE有效后，会在下一个时钟上升沿采样数据（如果TA生成）。因此，从LOE有效到第一次采样，至少有1个完整时钟周期（20ns）。我们的SRAM需要25ns，所以1个周期不够。我们需要插入等待状态来延长LOE的有效时间。
- 所需额外时间：25ns - 20ns = 5ns。
- 每个等待状态增加1个时钟周期（20ns）。插入1个等待状态（SCY=1）后，LOE有效时间延长为1 + SCY = 2个周期（40ns），满足要求。
- 总读周期变为：4 + SCY = 5个周期，即100ns。
考虑地址建立时间（t_AS）：假设SRAM要求地址在CE#（LCSx）有效前至少稳定10ns（t_AS）。
- 如果使用ACS=00（地址与LCSx同时有效），则t_AS=0，不满足要求。
- 我们需要将ACS设置为10或11。查看表22-66，当ACS=10时，LCSx在地址有效后1/4周期（CLKDIV=4/8）或1/2周期（CLKDIV=2）才有效。假设CLKDIV=4，则延迟为1/4 * 20ns = 5ns，仍不满足10ns。
- 设置为ACS=11，延迟为1/2 * 20ns = 10ns，刚好满足。此时需要重新核对表22-66，ACS=11时，Address to LCSx Asserted为1/2，总周期数公式不变。
最终配置：ACS=11,SCY=1,TRLX=0,EHTR=0(假设无背靠背访问风险)。XACS=0,CSNT根据写时序需求另行配置。

配置心得：
保守原则：在计算出的理论值基础上，适当增加一点余量（例如多设1个SCY），可以提高系统在电压、温度波动下的稳定性。
利用TRLX：如果计算后发现SCY需要很大（比如超过10），可以考虑设置TRLX=1，这样SCY的数值可以减半配置，同时还能提供更宽松的信号间隔，对于高速总线下的信号完整性有益。
工具验证：许多芯片厂商会提供Excel配置工具或在线计算器，自动根据存储器件参数和时钟频率计算寄存器值。务必在工具计算结果的基础上，结合手册中的时序图进行手动复核，理解每一个延迟参数的来源。

3.3 引导芯片选择（Boot Chip-Select）的特殊性

LCS0在系统复位后具有特殊功能：它被自动使能，用于连接引导ROM，使得处理器在未初始化任何存储控制器寄存器之前就能从外部存储器读取初始引导代码。其初始配置由硬件引导模式引脚决定（如字节/字引导）。在软件初始化阶段，对OR0或BR0寄存器的第一次写操作会终止这种特殊模式，LCS0thereafter将作为普通片选使用。这是一个关键的设计点：你的引导ROM设备必须兼容LCS0复位后的默认时序参数（通常是较保守的慢速设置）。

4. SDRAM控制器：从初始化到页管理的精细控制

与异步的GPCM不同，SDRAM是同步动态存储器，结构复杂，需要严格的初始化序列、定时刷新和行/列地址管理。EMC中的SDRAM机器封装了这些复杂性，但要求开发者正确理解并配置一系列时间参数。

4.1 SDRAM初始化序列：不可省略的“开机仪式”

SDRAM在上电后处于未知状态，必须执行一个严格的初始化序列才能正常使用。这个序列是JEDEC标准规定的，EMC通过写SDMR[OP]寄存器并访问SDRAM地址空间来触发命令。

标准初始化流程如下：

配置所有相关寄存器：在尝试初始化SDRAM之前，必须先正确配置ORx（定义地址空间、页大小等）、BRx（定义基址、端口大小等）以及最关键SDMR寄存器（定义所有SDRAM时序参数，如PRETOACT��ACTTORW、CL等）。这些参数必须从你的SDRAM芯片数据手册中获取。
发送预充电所有存储体命令：设置SDMR[OP] = 0b101(PRECHARGE-ALL-BANKS)，然后对SDRAM地址空间执行一次读或写操作（地址内容无关紧要）。这个命令使所有存储体进入空闲状态。
执行8次自动刷新命令：设置SDMR[OP] = 0b001(AUTO-REFRESH)，然后对SDRAM地址空间执行8次读或写操作。这是为了稳定SDRAM的内部电路。
设置模式寄存器：设置SDMR[OP] = 0b011(MODE-SET)，然后对SDRAM地址空间执行一次读或写操作。此时，SDMR寄存器中关于突发长度、CAS延迟等的设置会被锁存到SDRAM芯片的模式寄存器中。注意：EMC仅支持8拍的突发长度。
切换回正常操作：将SDMR[OP]设置为0b000。此后，对SDRAM的普通读写访问将由EMC自动管理。

致命陷阱：务必确保在初始化序列完成之前，没有任何其他总线主设备（如DMA控制器）或中断服务程序尝试访问SDRAM地址空间。否则会导致初始化命令被中断，SDRAM处于不稳定状态。通常的做法是，在初始化代码段中禁用中断和DMA，序列完成后再启用。

4.2 关键时序参数解析与配置

SDRAM的时序参数众多，EMC用SDMR寄存器来配置它们。理解每个参数对应的物理意义是正确配置的前提。

PRETOACT(Precharge to Activate)：预充电到激活间隔。发出预充电命令后，必须等待至少t_RP时间（见SDRAM数据手册）才能发出行激活命令。PRETOACT配置的就是这个最小间隔的时钟周期数。例如，如果t_RP = 20ns，总线周期为15ns，则PRETOACT至少需设为ceil(20/15) = 2个周期。设置过小会导致SDRAM操作失败。
ACTTORW(Activate to Read/Write)：行激活到读/写间隔。发出行激活命令后，必须等待至少t_RCD时间才能发出读或写命令。计算方式同上。
CL(CAS Latency)：列地址选通延迟。这是最重要的性能参数之一。在发出读命令和列地址后，需要等待CL个时钟周期，第一个数据才会出现在数据总线上。CL值（2或3）必须在SDRAM支持的范围内，并且与总线频率匹配。更高的CL值意味着更长的延迟，但可能在更高频率下更稳定。
WRC(Write Recovery)：写恢复时间。在最后一个数据写入SDRAM后，需要等待至少t_WR时间才能发出预充电命令。WRC配置此间隔。如果未满足t_WR就关闭行，会导致写入的数据丢失。
RFRC(Refresh Recovery)：刷新恢复间隔。完成一次自动刷新操作后，需要等待至少t_RFC时间才能进行下一次行激活或刷新。t_RFC通常是SDRAM时序参数中最大的之一，可能达到几十甚至上百纳秒。

配置表示例：假设我们使用一颗Micron的128Mb SDRAM，核心参数如下（@100MHz总线时钟，周期10ns）：

t_RP = 20ns->PRETOACT >= ceil(20/10) = 2
t_RCD = 20ns->ACTTORW >= ceil(20/10) = 2
t_CL = 15ns(支持CL=2) ->CL = 2
t_WR = 15ns->WRC >= ceil(15/10) = 2
t_RFC = 75ns->RFRC >= ceil(75/10) = 8

那么SDMR寄存器中这些字段至少应配置为：PRETOACT=2,ACTTORW=2,CL=2,WRC=2,RFRC=8。在实际配置时，通常会在此基础上增加1个周期的余量以提升稳定性。

4.3 页管理策略与性能优化

SDRAM的存储单元被组织成行（Row）和列（Column）。激活一行（ACTIVATE命令）会将整行数据读入芯片内部的感应放大器，后续对该行内不同列的访问（READ/WRITE命令）会非常快，这称为“页命中”。如果访问一个新行，则需要先关闭当前行（PRECHARGE），再激活新行，引入很大的延迟，这称为“页缺失”。

EMC的SDRAM控制器支持页模式操作，并能管理最多4个打开的页（每个SDRAM存储体一个）。其页管理策略是性能优化的核心：

页命中：如果当前访问的地址与已打开页的地址匹配（在由ORx定义的页大小范围内），EMC会直接发送读/写命令，跳过预充电和行激活，极大减少延迟。
页缺失处理：当访问一个新页时，控制器会自动：
- 如果新页在同一存储体的不同行：先发送一个PRECHARGE-SINGLE-BANK命令关闭旧页，然后发送ACTIVATE命令打开新页。
- 如果新页在不同存储体：可以同时保持两个存储体的页为打开状态（如果支持）。
- 如果新页在不同的SDRAM设备（由不同LCSx选择）：控制器会先对当前设备发送PRECHARGE-ALL-BANKS命令关闭所有打开的页，然后再处理新设备。
空闲页关闭策略：通过ORx[PMSEL]位控制。当PMSEL=0（默认）时，如果总线空闲，EMC会自动关闭所有打开的页以节省功耗。当PMSEL=1时，打开的页会一直保持，直到被新的访问替换。对于连续访问模式固定的应用（如视频帧缓冲区），设置PMSEL=1可以避免不必要的页关闭/激活开销，提升性能。但对于随机访问模式，保持页打开可能反而增加冲突，需根据实际情况选择。

性能调优经验：
合理设置页大小：ORx寄存器中的页大小设置应与你的SDRAM芯片的行大小以及你的典型访问模式匹配。如果设置得比实际行小，会导致频繁的“假”页缺失；如果设置得太大，可能会浪费页比较逻辑的资源。通常设置为与SDRAM行大小相等或略大。
监控页命中率：在一些高级的EMC或通过性能计数器，可以监控页命中的比例。这是评估SDRAM访问效率、优化数据布局（使连续访问的数据位于同一行）的重要依据。
慎用PMSEL=1：在低功耗应用中，让空闲的页保持打开会增加SDRAM的待机功耗。需要权衡性能和功耗。

5. 常见问题排查与调试技巧实录

即使理解了所有原理，实际调试EMC接口仍可能遇到各种问题。以下是一些典型故障现象及其排查思路。

5.1 数据读写不稳定或随机错误

现象：系统大部分时间运行正常，但在高负载、高温或低温下出现数据错误。

排查步骤：

检查时序余量：这是最常见的原因。重新核对SDRAM或Flash数据手册在最差情况（最高温、最低电压、最慢工艺角）下的时序参数，与你配置的EMC时序参数进行对比。确保所有参数（t_RP,t_RCD,t_CL,t_WR,t_RFC,t_AA等）都满足要求，并留有至少15-20%的余量。特别注意CL（CAS延迟）的设置是否与SDRAM型号和当前频率匹配。
检查电源与去耦：使用示波器测量SDRAM的VDD和VDDQ电源引脚。观察在大量数据访问时，电源上是否有明显的毛刺或跌落（应小于规格书的5%）。检查每个电源引脚附近的去耦电容（通常为0.1uF和10uF组合）是否焊接良好，布局是否靠近芯片引脚。
检查信号完整性：使用高速示波器（带宽至少为时钟频率的5倍）观察LCLK、LAD总线、LSDRAS/LSDCAS等关键信号。检查是否存在：
- 过冲/下冲：幅度过大可能超过芯片耐受范围，可通过串联小电阻（如22欧姆）阻尼。
- 振铃：表明阻抗匹配不佳，检查走线特征阻抗和端接电阻。
- 边沿单调性：边沿不应有台阶或回沟。
- 建立/保持时间：在时钟采样点，数据信号应稳定在高低电平范围内。测量数据相对时钟的建立时间(t_DS)和保持时间(t_DH)。
降低总线频率：尝试降低LCLK频率。如果问题消失，则基本确定是时序或信号完整性问题。

5.2 系统启动失败，无法从外部存储器引导

现象：处理器无法从Boot ROM启动，或启动后很快跑飞。

排查步骤：

确认Boot ROM连接：检查LCS0是否正确连接到Boot ROM的片选引脚。确认LAD总线、LALE、LOE/LWE（如果ROM可写）的连接。
检查Boot ROM类型和配置：确认Boot ROM是异步设备（如NOR Flash），并检查BR0和OR0在复位后的默认配置（见表22-69）是否与该ROM的时序兼容。例如，默认SCY=1111（15个等待状态）对于现代高速Flash可能足够，但对于某些慢速ROM可能仍需要调整。在初始化代码中，最早的任务之一就是根据实际硬件重新配置BR0/OR0。
检查复位和时钟：确保处理器和存储器的复位信号正常，时钟稳定。在复位释放后，测量LCLK是否正常起振。
使用仿真器调试：如果有JTAG或SWD接口，连接仿真器，单步执行最开始的引导代码。查看在访问外部存储器指令时，地址总线、数据总线和控制信号是否按预期变化。

5.3 SDRAM初始化失败或访问异常

现象：SDRAM初始化后，写入数据再读回不一致，或直接访问失败。

排查步骤：

验证初始化序列：确保严格按照第4.1节的顺序执行了8次刷新和模式寄存器设置。可以在每条初始化命令后加入小的延时。
检查SDMR寄存器值：读取回写好的SDMR寄存器，确认所有时序参数已正确写入。特别注意CL、PRETOACT、ACTTORW这几个关键值。
检查地址线连接：SDRAM采用行/列地址复用。对照图22-15和你的原理图，确认LAD总线上的哪些位经过锁存后连接到了SDRAM的地址线A[0:x]，LA[2:0]是否连接到了A[2:0]，LSDA10是否连接到了A10。A10在预充电命令中用于选择单个存储体或所有存储体，连接错误会导致预充电失败。
进行简单的数据完整性测试：编写一个测试函数，向SDRAM的连续地址写入一个已知模式（如0xAA55AA55，0x55AA55AA），然后读回比较。如果失败，尝试测试不同的存储体（通过改变高位地址）。如果某个存储体始终失败，可能是该存储体对应的芯片或连线有问题。
检查刷新：确保EMC的自动刷新功能已使能，并且刷新间隔（由SDMR相关位控制）小于SDRAM要求的最大刷新间隔（通常为64ms内完成8192次刷新）。刷新不足会导致数据随时间丢失。

5.4 总线竞争或驱动冲突

现象：系统中有多个设备驱动数据总线（如处理器、FPGA、另一个存储器），导致数据线电平异常。

排查步骤：

检查三态控制：确保在任何时刻，只有一个设备在驱动LAD总线。对于GPCM读操作，EMC会在适当时间释放总线（高阻态）。检查你的外部设备（如FPGA）的总线驱动逻辑，是否在未被选中时正确置为高阻态。
检查LBCTL信号：如果使用了外部总线收发器，用示波器检查LBCTL信号的方向切换时序是否符合图22-4的描述。在读操作切换为写操作，或连续读操作之间，LBCTL是否提前一个周期变高，为总线转向提供了足够时间？
检查EHTR设置：如果从一个慢速设备读操作后立即向另一个设备写操作，慢速设备可能来不及关闭其输出驱动器。增加ORx[EHTR]的值，在读操作后插入额外的空闲周期。
检查PCB布线：检查LAD总线是否有“星型”连接或过长的分支，这容易导致信号反射和竞争。理想情况应是菊花链或Fly-by拓扑。