ARTIX-7 FPGA 核心板学习之FPGA Xilinx 7 series 命名规则
示例：
IO_L3P_T0_DQS_AD5P_35
[功能]_[位置]_[时序组]_[特殊用途]_[差分对]_[所属BANK]
功能
IO：普通用户 IO 引脚（User I/O），用于连接外设、DDR3、LVDS 等，不是专用配置 / 电源 / 时钟脚。
其他常见标识：
JTAG：TCK/TMS/TDI/TDO（T -> test ，时钟/模式选择/数据输入/数据输出）
PROGRAM_B/INIT_B/DONE：配置专用脚VCCINT/VCCAUX/VREF：电源 / 参考电压脚
L3P / L3N：位置 + 差分对标识
Lx：表示在 BANK 内的物理位置编号，比如L3表示第 3 组差分对。P/N：差分信号的正负端P= Positive（差分正极）N= Negative（差分负极）
T0/T1：时序组（Timing Group）Tx：表示该引脚属于 BANK 内的时序组 T0/T1/T2/T3作用：
7 系列 FPGA 的每个 IO BANK 会分成多个时序组（如 T0/T1）
同一时序组内的引脚共享相同的时钟和延迟约束，方便DDR3等高速总线做等长和时序优化,布线时同一组的 DQ/DQS/DM 必须严格等长
DDR3 的同一字节组的 DQS/DQ/DM 必须放在同一个时序组内
DQS：特殊用途标识DQS：Data Strobe，DDR3 专用数据选通信号这是 DDR 内存的核心差分信号，用来同步数据采样，属于高速差分信号
看到
DQS，就知道这对引脚是给 DDR3 用的，必须做差分 100Ω 阻抗匹配和严格等长其他常见特殊标识：
CLK：差分时钟脚SRCC（Single-Region）/MRCC（Multi-Region）：全局时钟专用脚外部晶振 → FPGA 专用时钟引脚 → BUFG（全局缓冲器） → MMCM/PLL（时钟管理） → 分配到内部逻辑
MMCM/PLL：对时钟进行倍频、分频、移相，是 FPGA 里做高速时序的核心
BUFG：把单一时钟信号扇出到整个芯片，保证 Skew（偏斜）最小；
SRCC 没有 BUFMR （多区域专用缓冲）通路，无法高效跨多个远距离时钟区域。
主时钟、DDR3、GTP 参考时钟，可以跨区→ 优先找MRCC引脚
低速外设时钟、对 Skew 不敏感的信号、不跨区→ 可以用SRCC；
DM：数据掩码脚VREF：参考电压脚
AD5P/AD5N：辅助标识（部分封装会带）ADxP/ADxN：表示该引脚同时可以作为 XADC（FPGA 内置模数转换器）的差分输入通道AD5P/AD5N：XADC 通道 5 的差分正负端说明：这对 DQS 引脚除了做 DDR3 数据选通，还可以复用为 XADC 模拟输入（但实际工程中 DDR3 场景不会这么用）
部分封装会省略这一段，直接写成
IO_L3P_T0_DQS_35
_35：所属 BANK 编号末尾的数字
_35：表示该引脚属于BANK35你这四个引脚全是
_35，说明它们都在 BANK35（DDR3 专用 HP-BANK）这个是最关键的信息，决定了引脚的电压域、支持的 IO 标准、布线规则
常见例子：
_0→ BANK0（配置 BANK）_13→ BANK13（通用 HR-BANK）_34/_35→ DDR3 专用 HP-BANK