M68HC11脉冲累加器详解：事件计数与门控时间测量实战

1. 项目概述：深入理解M68HC11的脉冲累加器

在嵌入式开发的工具箱里，定时器和计数器是如同螺丝刀和扳手一样的基础工具。它们负责处理一切与“时间”和“事件”相关的任务，从精确的微秒级延时，到流水线上零件的计数，再到电机转速的测量，都离不开它们。今天，我想和大家深入聊聊一款经典8位微控制器——M68HC11——中的一个非常精巧且实用的外设：脉冲累加器。

这个模块虽然结构上比其主定时器系统简单，但其设计思想非常经典，功能也足够强大。它本质上是一个8位的可读写计数器，但通过灵活的配置，可以摇身一变，成为两种不同角色的“专家”：事件计数器和门控时间累加器。对于刚接触底层硬件的朋友来说，理解这两种模式的区别和实现细节，是掌握嵌入式系统精准时序控制的关键一步。无论是想精确统计外部脉冲的数量，还是需要测量一个未知信号的高电平持续时间，这个小小的8位计数器都能派上大用场。接下来，我将结合手册内容和个人实操经验，为你拆解它的工作原理、寄存器配置、两种核心模式的应用，以及那些手册上不会写的调试技巧和避坑指南。

2. 核心架构与寄存器解析

要驾驭一个硬件模块，首先得摸清它的“家底”——也就是控制它的那些寄存器。M68HC11的脉冲累加器子系统主要围绕几个关键的寄存器展开，理解了它们，就等于拿到了控制它的钥匙。

2.1 脉冲累加器控制寄存器

脉冲累加器的核心控制枢纽是PACTL寄存器。这个8位寄存器位于内存地址$1026，每一位都掌控着脉冲累加器的一种行为模式。我们重点关注高四位，它们直接决定了脉冲累加器如何工作。

• DDRA7：这是端口A第7位的数据方向控制位。这一点非常关键，也容易让人困惑。PA7/PAI/OC1这个引脚是个多功能引脚，它可以作为通用I/O、脉冲累加器输入，甚至是主定时器输出比较1的输出。当我们要使用脉冲累加器功能时，必须将DDRA7设置为0，即将该引脚配置为输入模式。这样，外部信号才能顺利输入。手册里还提到一个有趣的细节：即使配置为输出，输入缓冲器也始终连接着引脚。这意味着如果你用软件或OC1强制驱动这个引脚，你同时也在“自己给自己”发送脉冲累加器信号，这在某些自测试或特定控制场景下可能有用，但常规应用下务必设为输入。

• PAEN：脉冲累加器使能位。这是总开关，1打开，0关闭。当它被禁用时，计数器停止计数，相关中断也被抑制。但需要注意的是，中断标志位如果之前已经被置位，它们会保持置位状态，直到被软件清除。这个特性在调试时需要注意，避免误判。

• PAMOD：模式选择位，这是区分两种核心功能的开关。

  • PAMOD = 0：事件计数模式。此时，PAI引脚上的有效边沿直接作为计数器的时钟。每来一个边沿，计数器就加1。
  • PAMOD = 1：门控时间累加模式。此时，计数器由内部一个自由运行的E ÷ 64时钟驱动。但是，这个时钟能否送到计数器，受PAI引脚电平的“门控”。只有当PAI引脚处于有效电平时，时钟才能通过，计数器才开始累加时间。

• PEDGE：边沿选择位。这个位的作用在两种模式下略有不同：

  • 在事件计数模式下，它很简单：0选择下降沿作为有效计数边沿，1选择上升沿。
  • 在门控时间累加模式下，它扮演了双重角色。一方面，它决定哪个边沿会触发PAIF中断（通常是信号结束的边沿）。另一方面，更重要的是，它定义了“门控”的有效电平。PEDGE=0意味着PAI引脚为低电平时，禁止E÷64时钟（即高电平有效，计数）；PEDGE=1则意味着高电平禁止时钟（即低电平有效，计数）。这一点务必理解清楚，否则测量结果会完全相反。

2.2 计数器与中断相关寄存器

除了控制寄存器，我们还需要和计数器本身以及它的“通知系统”（中断）打交道。

• PACNT寄存器：这是8位的脉冲累加计数器本身，地址在$1027。它最大的优点是随时可读可写，且不受复位影响。这意味着你可以在任何时刻安全地读取当前计数值，或者写入一个初始值。相比之下，M68HC11的16位主定时器计数器是只读的，灵活性稍差。在事件计数模式下，你写入的值就是计数的起点；在门控时间累加模式下，你通常会在测量开始前将其清零。

• TMSK2寄存器：定时器中断屏蔽寄存器2。我们关注其中的PAOVI和PAII位。

  • PAOVI：脉冲累加器溢出中断使能。当计数器从$FF加到$00（溢出）时，如果此位置1，则会产生硬件中断请求；置0则进入查询模式，需要软件不断检查PAOVF标志位。
  • PAII：脉冲累加器输入边沿中断使能。当PAI引脚上出现由PEDGE指定的有效边沿时，如果此位置1，则会产生硬件中断请求；置0则为查询模式。

• TFLG2寄存器：定时器中断标志寄存器2。对应的PAOVF和PAIF位就是上述两种事件的状态标志。清除这些标志位的方法很特殊，也是很多新手容易出错的地方：你必须向TFLG2寄存器的对应位写1，而不是写0。例如，要清除PAOVF，需要执行LDAA #%00010000（即$10）然后STAA TFLG2。这个“写1清0”的逻辑在微控制器中很常见，需要习惯。

2.3 时钟源与时间基准

在门控时间累加模式下，计数器的时钟是E ÷ 64。这里的E是MCU的内部总线时钟，通常由外部晶振分频而来。手册中的表格给出了常见晶振频率下的关键时间参数，这对于计算实际时间至关重要。

以常用的2MHz E时钟为例：

• E周期 = 500 ns。
• E ÷ 64周期（即计数器加1所需的时间）= 64 * 500 ns =32 µs。这就是时间累加模式下的时间分辨率。
• 8位计数器的满量程（从0计数到255再溢出）时间 = 256 * 32 µs =8.192 ms。这是单次测量不借助软件扩展所能覆盖的最大脉冲宽度。

理解这个时间基准是进行精确时间测量的基础。如果你的系统晶振是4MHz（E=1MHz），那么分辨率会变成64µs，量程变为16.384ms。在编写代码前，一定要根据你的硬件配置算清楚这些基本参数。

3. 事件计数模式实战与应用技巧

事件计数模式直观且强大，它的任务就是“数数”。每当PAI引脚上出现一次有效的边沿（由PEDGE选择上升或下降沿），8位计数器PACNT就加1。从简单的产品计数到复杂的频率测量，都能用到它。

3.1 基础计数与中断触发

最直接的应用就是统计事件发生的次数。你只需要初始化PACNT为0，使能事件计数模式，然后就可以读取PACNT的值。但更常见的需求是：“当数到N个事件时，请通知我（产生中断）”。由于PACNT是8位向上计数器，产生溢出中断（从$FF到$00）是最方便的中断方式。因此，实现“数到N个事件就中断”的诀窍在于设置初始值。

假设我们需要在计数到100个事件时产生中断。我们不能简单地将PACNT设为100，因为它是从当前值向上加。正确的做法是：计算100的二进制补码（即256-100=156，对应的十六进制是$9C），然后将这个值写入PACNT。这样，计数器从$9C开始，再计数100次（$9C-> ... ->$FF->$00），就会触发溢出。手册提供的汇编代���清晰地展示了这个过程：

LDAA #100 ; 加载十进制100到累加器A NEGA ; 取二进制补码，A中现在为 $9C (即 -100) STAA PACNT ; 写入脉冲累加计数器

使能溢出中断后，当第100个事件到来时，CPU就会跳转到对应的中断服务程序。这里有个重要细节：中断服务程序里必须记得清除PAOVF标志位（向TFLG2的bit4写1），否则中断会持续触发。

3.2 扩展计数范围：突破256次限制

8位计数器最多只能数255个事件（从0开始），那要数512个、1000个怎么办？这就需要用到软件扩展。思路很简单：用一个软件变量（比如在RAM中）来记录PACNT溢出的次数。

具体操作如下：

1. 在开始计数前，根据你要统计的总事件数，计算出需要多少轮完整的256次计数（溢出次数），以及最后一轮不满256次的“零头”是多少。
2. 将“零头”的补码写入PACNT作为初始值。
3. 将计算好的溢出次数存入一个软件计数器（例如OVCNT）。
4. 使能溢出中断。在溢出中断服务程序中，将软件计数器OVCNT减1。
5. 当OVCNT减到0时，说明总事件数已经达到。

手册以计数515次（$0203）为例进行了精彩说明。总事件数放在D寄存器（A为高8位$02，B为低8位$03）。高8位A（$02）代表需要2次完整的256次溢出。低8位B（$03）是零头，需要先计数。我们将$03的补码$FD写入PACNT。这样：

• 第一次溢出发生在计数3次之后（$FD->$FE->$FF->$00）。
• 之后每256次事件发生一次溢出。
• 当软件计数器从2减到0时，总事件数 = 3 + 256 + 256 = 515，任务完成。

手册还提供了一个优化技巧：通过检测NEGB指令后的进位标志C，来判断B寄存器原先是否为0，从而省去一条TSTB指令。虽然只节省了1字节和2个时钟周期，但这种对指令集特性的极致利用，体现了嵌入式编程的“抠门”艺术。但在资源不那么紧张的项目中，代码的清晰性和可维护性应该放在首位。

实操心得：中断服务程序要“快进快出”在事件计数模式中，如果事件频率很高，中断会非常频繁。特别是使用软件扩展计数大数时，每次溢出都会发生中断。因此，中断服务程序必须极其精简，通常只做“递减软件计数器”和“清除标志位”这两件事。任何复杂的计算或函数调用都应放到主循环中。我曾在一个高速编码器计数项目中，因为在中服里调用了日志函数，导致丢失了大量计数脉冲。血的教训是：中断服务程序不是干杂活的地方。

4. 门控时间累加模式：精准测量脉冲宽度

如果说事件计数模式是“数数”，那么门控时间累加模式就是“掐表”。在这个模式下，PACNT变成了一个受外部信号门控的定时器。它只在PAI引脚处于有效电平期间，才每个E÷64时钟周期加1。这使得它非常适合测量一个脉冲信号的高电平或低电平持续时间。

4.1 基本脉冲宽度测量流程

测量一个正脉冲的宽度，典型步骤如下：

1. 配置模式：设置PAMOD=1（门控时间累加模式），PEDGE=0（选择下降沿为有效边沿，同时意味着高电平时计数器使能）。
2. 初始化计数器：在脉冲开始前，将PACNT清零（CLR PACNT）。同时，可以清零一个用于记录溢出的软件计数器（如OVCNT）。
3. 使能中断：通常使能PAII中断（输入边沿中断），用于在脉冲结束时（下降沿）捕获事件。如果预计脉冲可能超过8.192ms（对于E=2MHz），也需要使能PAOVI中断。
4. 等待与计算：当脉冲结束，PAIF中断触发。在中断服务程序中，读取最终的PACNT值，并结合软件溢出计数器OVCNT，计算出总时间。
   • 总时间 =(256 * OVCNT + PACNT) * (64 * E周期)。

这种方法的优势在于，结果直接就是脉冲宽度对应的计数值，无需像主定时器的输入捕获功能那样，需要记录开始和结束两个时间戳再做减法。这简化了软件逻辑。

4.2 实现指定时间后的中断

我们也可以利用这个模式，在信号有效一段时间后产生中断。这类似于可编程的延时触发。例如，我们希望PAI引脚变为高电平后，经过5ms产生一个中断。

1. 计算5ms对应的E÷64时钟周期数。假设E=2MHz，则一个计数周期为32µs。5ms / 32µs ≈ 156.25，取整为156。
2. 计算156的二进制补码：256 - 156 = 100，即$64。
3. 将$64写入PACNT。
4. 配置为门控时间累加模式，并使能溢出中断。
5. 当PAI引脚变为高电平时，计数器开始从$64递增，计数156次后溢出，触发中断。

这就实现了一个由外部信号触发的、硬件定时的延时中断功能。

4.3 构建脉冲宽度鉴别器

手册提到了一个巧妙的应用：将溢出中断和边沿中断结合，构成一个脉冲宽度鉴别器。假设我们需要区分两种宽度的脉冲：短脉冲（约2ms）和长脉冲（约6ms）。我们可以找到一个中间阈值，比如4ms对应的计数值（125次）。

1. 将PACNT初始化为125的补码（256-125=131，即$83）。
2. 使能溢出中断和输入边沿中断。
3. 脉冲开始（PAI变高），计数器开始累加。
4. 可能出现两种情况：
   • 如果是长脉冲（>4ms）：计数器会先计满125次并溢出，触发溢出中断。此时我们知道脉冲宽度超过了阈值。
   • 如果是短脉冲（<4ms）：在计数器溢出之前，脉冲就结束了（PAI变低），触发输入边沿中断。此时我们知道脉冲宽度小于阈值。

通过判断哪个中断先发生，就可以在不读取具体计数值的情况下，快速对脉冲宽度进行“粗分类”。这对于需要快速响应的实时控制系统非常有用。

注意事项：门控信号的同步与不确定性手册在时序细节部分明确指出，PAI引脚信号与内部的E÷64时钟是异步的。这意味着，从PAI引脚变为有效电平，到计数器真正开始第一次累加，中间可能存在最多64个E时钟周期的延迟（对于E=2MHz，即32µs）。在测量非常短的脉冲时，这个不确定性会带来误差。因此，门控时间累加模式更适合测量几十微秒以上的脉冲。对于纳秒或几微秒级的精确测量，需要考虑使用主定时器的输入捕获功能，其同步机制更好，分辨率更高（可达0.5µs @ E=2MHz）。

5. 高级应用与调试避坑指南

掌握了基本模式后，我们可以探索一些更深入的应用和那些在数据手册角落里，却在实际调试中至关重要的细节。

5.1 PAI引脚的多功能复用与读取

PA7/PAI/OC1这个引脚是一个多功能引脚。即使我们将其用于脉冲累加器输入（DDRA7=0），软件依然可以随时读取该引脚的电平。这个特性非常有用，可以实现“查询+中断”的混合模式。例如，在事件计数模式下，你可以在主循环中查询引脚状态做某些判断，同时依靠边沿中断来精确计数。

更特殊的是，即使将引脚配置为输出（DDRA7=1），其输入缓冲器仍然连接着。这意味着你可以用软件或OC1功能驱动这个引脚，同时脉冲累加器也能“看到”这个信号。这可以用于：

• 自测试：在系统初始化时，通过软件产生一个脉冲序列，验证脉冲累加器功能是否正常。
• 复杂的定时链：利用OC1输出特定波形，同时用脉冲累加器测量该波形，实现闭环反馈。

5.2 中断优先级与标志位管理

M68HC11的中断向量表中，脉冲累加器溢出中断的优先级高于输入边沿中断。这个设计在门控时间累加模式下测量长脉冲时非常贴心。假设一个长脉冲结束时，计数器几乎同时发生溢出。由于PAOVF中断优先级更高，它会先被响应。在它的中断服务程序里，软件溢出计数器OVCNT被加1。随后，PAIF中断才被响应。在PAIF的中断服务程序中，你读取的PACNT是溢出后的值（接近0），而OVCNT已经是更新后的正确值。这样，软件无需在PAIF中断里检查是否“刚刚发生了溢出”，简化了代码逻辑。

标志位管理是中断编程的核心。务必记住：

1. 清除机制：TFLG2中的标志位通过“写1”来清除。BSET指令是常用的方法，如BSET TFLG2 #%00110000可以同时清除PAOVF和PAIF。
2. 读取与清除的顺序：在中断服务程序中，通常先读取所需的数据（如PACNT），再清除标志位。避免清除标志位后，新的中断又立刻到来，覆盖了尚未读取的数据。
3. 查询模式下的处理：如果不使用中断，需要在主循环中定期“查询”这些标志位。查询后同样需要写1清除，否则下次循环会误以为事件又发生了。

5.3 常见问题排查实录

在实际项目中，脉冲累加器不工作或数据不准是常见问题。以下是一个排查清单：

• 问题1：计数器完全不计数。

  • 检查PAEN位：是否已置1？这是最容易被忽略的“总开关”。
  • 检查DDRA7位：是否已置0（输入模式）？如果误设为输出，外部信号无法输入。
  • 检查引脚配置：确认硬件上PAI引脚已正确连接到信号源，且没有与其他电路冲突。
  • 检查信号极性：确认PEDGE位的设置与你输入信号的边沿是否匹配。用示波器观察引脚波形是最直接的方法。

• 问题2：计数值不稳定，偶尔多计或漏计。

  • 信号质量问题：输入信号是否有毛刺？边沿是否陡峭？在信号线上增加一个小的RC滤波电路（如1kΩ电阻串联，100pF电容对地）可以滤除高频噪声。
  • 电源噪声：MCU的电源是否干净？在VDD和VSS之间靠近芯片引脚处增加一个0.1µF的退耦电容。
  • 超过最大频率：事件计数模式下，手册规定最大计数频率为E时钟频率的一半。例如E=2MHz时，最高计数频率为1MHz。如果信号频率接近或超过此限，会出现丢失。

• 问题3：门控时间测量值存在固定偏差或随机误差。

  • 同步不确定性：回顾前面提到的异步问题。对于短脉冲测量，这是系统误差。如果测量值总是偏大几十微秒，可能就是这个问题。考虑使用主定时器输入捕获进行更高精度的测量。
  • 软件开销：在门控时间累加模式中，如果使用了中断，从中断发生到软件读取PACNT，中间有一段延迟。如果脉冲结束后信号很快又变化，可能读到错误值。确保中断服务程序尽快读取关键数据。
  • 晶振精度：所有时间基准都依赖于E时钟的精度。检查外部晶振或陶瓷谐振器的精度和稳定性。对于高精度时间应用，可能需要使用温补晶振。

• 问题4：中断无法进入。

  • 全局中断屏蔽：检查CPU状态寄存器CCR中的I位是否被清除（允许中断）。很多初始化代码会执行CLI指令来打开总中断开关。
  • 局部中断使能：检查TMSK2中的PAOVI或PAII位是否已置1。
  • 中断向量地址：确认在链接器脚本或启动代码中，正确设置了脉冲累加器溢出中断和输入边沿中断的向量地址（通常位于$FFDC和$FFDE）。
  • 标志位未清除：如果上次中断的标志位没有清除，新的中断事件可能无法触发新的中断请求。确保每次中断服务程序都正确清除了标志位。

通过对M68HC11脉冲累加器从原理到实践、从基础应用到高级技巧的梳理，我们可以看到，一个看似简单的8位计数器，通过巧妙的硬件设计和灵活的软件配合，能够解决嵌入式系统中众多关键的计时与计数问题。理解其工作模式、寄存器细节和时序特性，是写出稳定可靠驱动程序的基础。希望这篇结合了手册精髓和个人经验的详解，能帮助你在下一个嵌入式项目中，更加得心应手地驾驭这个经典的外设模块。