【SI_Mipi D PHY 03】Mipi D PHY V2.1 CLK通道高速发送端信号完整性测试

1. Mipi D PHY CLK概述

时钟通道是整个 D-PHY 链路的 “心跳”，主要功能：

• 提供同步时钟：为所有数据通道（Data Lane）提供接收端采样用的高速同步时钟；

• 链路状态控制：通过 LP/HS 模式切换，配合数据通道完成链路初始化、传输和退出；

• EMI 优化：支持扩频时钟（SSC），降低高速时钟带来的电磁辐射；

时钟信号的相位生成（如用于数据采样的内部时钟）是在 PHY 外部 完成的，规范不定义时钟生成单元的实现方式。

1.1. Forwarded Clock（前向时钟）模式

1. 前向方向（Forward）：

• PHY 是一个源同步接口（source synchronous），时钟由发送端随数据一起发送，接收端用这路时钟采样数据。

2. 反向方向（Reverse）：

• 时钟仍由主设备在 Forward 方向发送，反向传输的数据利用这路时钟的其中一个边沿（4 种可选边沿之一）来锁存 / 发送数据。

3. 时钟源唯一性：

• 无论 Forward 还是 Reverse 方向，整个链路中只能有一个时钟源，避免多时钟域带来的同步问题

1.2. Embedded Clock Mode（嵌入式时钟）模式

在嵌入式时钟模式下，时钟不通过单独的时钟通道传输，而是编码在数据比特流中。接收端需要通过 CDR（时钟数据恢复）电路，从数据跳变中恢复出同步时钟，再用恢复的时钟采样数据。

2. 测试项目

2.1. HS 模式进入时序（启动阶段）

2.1.1. Test 1.4.1 – Clock Lane HS Entry: TLPX Value

1. 测试目的：

验证时钟通道在进入高速（HS）传输前，最后一个 LP-01 状态的持续时间，确保接收端有足够时间完成模式切换准备。

2. 测试参数定义：

T_LPX是时钟通道进入 HS 模式前，最后一个 LP-01 状态的持续时间，定义如下：

• 起点：V_{DP}（Clock+）的下降沿穿过V_{IL,MAX}（550 mV，逻辑 0 的最大输入电压）的时刻；
• 终点：V_{DN}（Clock-）的下降沿穿过V_{IL,MAX}（550 mV）的时刻；

3. 测试方法：

LP-01 状态是时钟通道从低功耗（LP）模式切换到高速（HS）模式前的最后一个稳定状态。T_LPX提供了一个安全窗口，让接收端的低功耗电路有足够时间识别传输开始信号，并准备进入高速模式。

4. 测试标准：

• T_LPX ≥ 50 ns

5. 测试问题排查：

2.1.2. Test 1.4.2 – Clock Lane HS Entry: TCLK-PREPARE Value

1. 测试目的：

验证时钟通道进入 HS 模式前，最后一个 LP-00 状态的持续时间，确保接收端有足够时间完成高速模式的准备。

2. 测试参数定义：

T_CLK-PREPARE是时钟通道进入 HS 模式前，最后一个 LP-00 状态的持续时间，定义如下：

• 起点：V_{DN}（Clock-）的下降沿穿过V_{IL,MAX}（550 mV，逻辑 0 的最大输入电压）的时刻;

• 终点：差分波形V_{DP} - V_{DN}下降穿过V_{IDTL}（D-PHY 1.1 为 - 70 mV，D-PHY ≥1.2 为 - 40 mV）的时刻L;

3. 测试方法：

T_CLK-PREPARE是时钟通道从 LP-00 状态进入T_CLK-ZERO阶段的准备时间。这个时间窗口用于让接收端完成从低功耗到高速模式的电路切换，如偏置电路开启、比较器使能等.

4. 测试标准：

• 38 ns ≤ T_CLK-PREPARE ≤ 95 ns

5. 测试问题排查：

2.1.3. Test 1.4.3 – Clock Lane HS Entry: TCLK-PREPARE + TCLK-ZERO Value

1. 测试目的：

验证时钟通道进入高速模式前，准备阶段与零状态阶段的总持续时间，确保接收端 CDR 电路有足够时间完成锁定准备。

2. 测试参数定义：

• 时间起点：差分波形V_{DP} - V_{DN}下降穿过V_{IDTL}（D-PHY 1.1 为 - 70 mV，D-PHY ≥1.2 为 - 40 mV）的时刻，也就是T_CLK-PREPARE的终点;

• 时间终点：T_CLK-ZERO状态结束、时钟开始传输的时刻;

• 计算方式：软件复用T_CLK-PREPARE的结果，加上T_CLK-ZERO的测量值，得到总持续时间;

3. 测试方法：

• CDR 锁定的核心窗口：这两个阶段加起来，就是时钟通道从低功耗模式完全切换到高速模式的准备时间。T_CLK-ZERO是时钟进入高速传输前的差分零状态，给接收端 CDR 电路提供了充足的时间来完成偏置电路开启、比较器稳定和锁相环锁定，是后续时钟传输稳定的基础。

• 时序约束的整体验证：这个测试项不是简单地分别检查两个参数，而是验证它们的总和是否满足最低要求。即使T_CLK-PREPARE和T_CLK-ZERO各自都在规范范围内，它们的总和也必须≥300ns，以确保链路初始化的可靠性。

4. 测试标准：

• T_CLK-PREPARE + T_CLK-ZERO ≥ 300 ns

5. 测试问题排查：

2.2. HS 模式电气特性（传输阶段）

2.2.1. Test 1.4.4 – Clock Lane HS-TX Differential Voltages VOD(0) and VOD(1)

1. 测试目的：

验证高速发送端输出的静态共模电压是否在规范范围内，保证接收端比较器的直流工作点稳定。

2. 测试参数定义：

• VCMTX(1)​：差分 1 状态（HS-1）下的静态共模电压；

• VCMTX(0)​：差分 0 状态（HS-0）下的静态共模电压；

3. 测试方法：

1）波形捕获与平均

为了消除探头瞬态效应和噪声影响，规范采用了多波形对齐平均的方法：无匹配波形 → 标记为 “indeterminable（无法确定）”，跳过该项；

• 匹配次数 < 128 → 仍可处理，但结果可能无效，建议更换测试码型或调整示波器时基；
• 匹配次数 ≥ 128 → 取最后 128 个波形进行处理；
• 波形对齐：以第一个跳变沿的过零点为公共锚点，水平对齐所有波形后求平均，得到干净的波形；

2） 电压采样点定义

• V_OD(0)：在平均波形中，取第二个 bit（即模式10中的0bit）中心位置的电压平均值；

• V_OD(1)：在平均波形中，取第二个 bit（即模式01中的1bit）中心位置的电压平均值；

4. 测试标准：

• 差分 - 0 电压 (V_OD(0))：-270 mV ≤ V_OD(0) ≤ -140 mV；

• 差分 - 1 电压 (V_OD(1))：140 mV ≤ V_OD(1) ≤ 270 mV；

5. 测试问题排查：

2.2.2. Test 1.4.5 – Clock Lane HS-TX Differential Voltage Mismatch ΔVOD

1. 测试目的：

验证发送端输出的差分信号在逻辑 0 和逻辑 1 状态下的摆幅对称性，防止因不对称引入额外抖动。

2. 测试参数定义：

3. 测试方法：

ΔV_OD基于V_OD(0)和V_OD(1)计算：ΔVOD​=∣VOD(1)​∣−∣VOD(0)​∣

• |V_OD(1)|：HS-1 状态差分电压的绝对值（正值）；

• |V_OD(0)|：HS-0 状态差分电压的绝对值（负值）；

4. 测试标准：

• ΔV_OD必须落在 -14 mV ~ +14 mV 范围内；

5. 测试问题排查：

2.2.3. Test 1.4.6 – Clock Lane HS-TX Single-Ended Output Voltages VOHHS(DP) and VOHHS(DN)

1. 测试目的：

验证高速发送端在单端信号线上的高电平，确保其不超过规范最大值，防止与低功耗模式电平混淆，避免误触发 LP 状态。

2. 测试参数定义：

3. 测试方法：

• 波形捕获与平均

  • 寻找差分信号中包含数据模式01的波形（该模式对应单端信号的上升沿和高电平）；

  • 为了消除探头瞬态效应和噪声影响，以第一个跳变沿的过零点为锚点，对齐所有匹配的波形并求平均；

  • 当匹配次数 ≥ 128 次时，取最后 128 个波形进行处理；次数不足时结果可能无效，建议更换测试码型或调整示波器时基；

• 电压采样点定义

  • 在平均波形中，取第二个 bit（即模式01中的1bit）中心位置的电压平均值，作为V_OHHS；

  • 分别对D_P（Clock+）和D_N（Clock-）两个单端信号进行测量，得到V_OHHS(DP)和V_OHHS(DN)；

4. 测试标准：

• V_OHHS（DP和DN）≤ 360 mV

5. 测试问题排查：

2.2.4. Test 1.4.7 – Clock Lane HS-TX Static Common-Mode Voltages VCMTX(1) and VCMTX(0)

1. 测试目的：

验证高速发送端输出的静态共模电压是否在规范范围内，保证接收端比较器的直流工作点稳定。

2. 测试参数定义：

• VCMTX(1)​：差分 1 状态（HS-1）下的静态共模电压；

• VCMTX(0)​：差分 0 状态（HS-0）下的静态共模电压；

3. 测试方法：

• 测量V_CMTX(1)（差分 - 1 状态）

  • 在差分信号中寻找所有 bit 为1的位置。

  • 对每个1bit，按上述公式计算该位置的共模电压。

  • 最终V_CMTX(1)是所有这些共模电压的平均值。

  • 当1bit 出现次数 ≥ 5000 次时，软件处理所有数据；次数不足时结果可能无效，建议更换测试码型或调整示波器时基。

• 测量V_CMTX(0)（差分 - 0 状态）

  • 方法与V_CMTX(1)相同，区别在于寻找所有 bit 为0的位置进行计算。

4. 测试标准：

• V_CMTX(1)和V_CMTX(0)必须都落在 150 mV ~ 250 mV 范围内。

5. 测试问题排查：

2.2.5. Test 1.4.8 – Clock Lane HS-TX Static Common-Mode Voltage Mismatch ΔVCMTX(1,0)

1. 测试目的：

验证时钟通道高速发送端在差分 - 1 和差分 - 0 状态下静态共模电压的对称性，确保两者的差值在规范范围内。

2. 测试参数定义：

3. 测试方法：

• 测量V_CMTX(1)（差分 - 1 状态）

  • 在差分信号中寻找所有 bit 为1的位置。

  • 对每个1bit，按上述公式计算该位置的共模电压。

  • 最终V_CMTX(1)是所有这些共模电压的平均值。

  • 当1bit 出现次数 ≥ 5000 次时，软件处理所有数据；次数不足时结果可能无效，建议更换测试码型或调整示波器时基。

• 测量V_CMTX(0)（差分 - 0 状态）

  • 方法与V_CMTX(1)相同，区别在于寻找所有 bit 为0的位置进行计算。

4. 测试标准：

• -5 mV ≤ ΔV_CMTX(1,0) ≤ +5 mV

5. 测试问题排查：

2.2.6. Test 1.4.9 – Clock Lane HS-TX Dynamic Common-Level Variations Between 50-450 MHz ΔVCMTX(LF)

1. 测试目的：

验证时钟通道高速发送端在50–450 MHz频段内的动态共模电压变化幅度，确保其不会过大而导致 EMI 辐射超标或接收端信号失真。

2. 测试参数定义：

3. 测试方法：

• 数据采集：对时钟信号的每一个过零点，计算该时刻的静态共模电压（方法同Test 1.4.7），得到一组共模电压序列。

• 滤波处理：将这组共模电压序列输入一个 8 阶 Butterworth 带通滤波器，滤波器的通带为 50 MHz 至 450 MHz。

• 结果计算：取滤波器输出信号的绝对峰值电压，作为ΔV_CMTX(LF)。

4. 测试标准：

• ΔV_CMTX(LF) ≤ 25 mV_PEAK（峰值不超过 25mV）

5. 测试问题排查：

2.2.7. Test 1.4.10 – Clock Lane HS-TX Dynamic Common-Level Variations Above 450 MHz ΔVCMTX(HF)

1. 测试目的：

验证高速发送端在 450 MHz 以上频段内的动态共模电压波动，确保不会因高频共模噪声导致接收端 CDR 失锁、误码率上升。

2. 测试参数定义：

3. 测试方法：

• 数据复用：ΔV_CMTX(LF)中得到的共模电压序列（即对时钟信号每个过零点计算的静态共模电压）；

• 滤波处理：将这组共模电压序列输入一个 8 阶 Butterworth 高通滤波器，滤波器的截止频率为 450 MHz，用于提取高于该频率的高频分量；

• 结果计算：取滤波器输出信号的 RMS（均方根）电压值，作为ΔV_CMTX(HF)；

4. 测试标准：

• ΔV_CMTX(HF) ≤ 15 mV_RMS（RMS 值不超过 15mV）

5. 测试问题排查：

2.3. HS 模式边沿特性（传输阶段）

2.3.1. Test 1.4.11 – Clock Lane HS-TX 20%-80% Rise Time tR

1. 测试目的：

验证HS模式下高速信号上升时间是否满足要求。

2. 测试参数定义：

• 上升时间t_R是指信号从差分摆幅的 20% 上升到 80% 所需要的时间；

• 起始电平：V_{OD(0)} + 0.2 × (V_{OD(1)} - V_{OD(0)})；

• 结束电平：V_{OD(0)} + 0.8 × (V_{OD(1)} - V_{OD(0)})；

3. 测试方法：

• 寻找差分信号中包含数据模式01的波形；

• 为了消除噪声影响，以第一个跳变沿的过零点为锚点，对齐所有匹配的波形并求平均；

• 当匹配次数 ≥ 128 次时，取最后 128 个波形进行处理；次数不足时结果可能无效，建议更换测试码型或调整示波器时基；

4. 测试标准：

• 速率 ≤ 1 Gbps：150 ps ≤ t_R ≤ 0.3 UI

• 速率 > 1 Gbps：100 ps ≤ t_R ≤ 0.35 UI

5. 测试问题排查：

2.3.2. Test 1.4.12 – Clock Lane HS-TX 80%-20% Fall Time tF

1. 测试目的：

验证HS模式下高速信号下降时间是否满足要求。

2. 测试参数定义：

• 下降时间t_F是指信号从差分摆幅的 80% 下降到 20% 所需要的时间；

• 起始电平：V_{OD(0)} + 0.8 × (V_{OD(1)} - V_{OD(0)})；

• 结束电平：V_{OD(0)} + 0.2 × (V_{OD(1)} - V_{OD(0)})；

3. 测试方法：

• 寻找差分信号中包含数据模式10的波形；

• 为了消除噪声影响，以第一个跳变沿的过零点为锚点，对齐所有匹配的波形并求平均；

• 当匹配次数 ≥ 128 次时，取最后 128 个波形进行处理；次数不足时结果可能无效，建议更换测试码型或调整示波器时基；

4. 测试标准：

• 速率 ≤ 1 Gbps：150 ps ≤ t_F ≤ 0.3 UI

• 速率 > 1 Gbps：100 ps ≤ t_F ≤ 0.35 UI

5. 测试问题排查：

2.4. HS 模式退出时序（结束阶段）

2.4.1. Test 1.4.13 – Clock Lane HS Exit: TCLK-TRAIL Value

1. 测试目的：

验证时钟通道在高速（HS）传输结束后，CLK-TRAIL状态的持续时间，确保接收端有足够时间完成模式切换。

2. 测试参数定义：

1) 情况 1：最后一个 bit 为0（差分 - 1 状态）

• 此时CLK-TRAIL为差分 - 1 状态;
• 起点：差分波形上升沿穿过V_IDTH（70 mV，差分输入高阈值）的时刻;
• 终点：差分波形下降沿再次穿过V_IDTH（70 mV）的时刻;

2) 情况 2：最后一个 bit 为1（差分 - 0 状态）

• 此时CLK-TRAIL为差分 - 0 状态;

• 起点：差分波形下降沿穿过V_IDTL的时刻（D-PHY 1.1 为 - 70 mV，D-PHY ≥1.2 为 - 40 mV）;

• 终点：差分波形上升沿再次穿过V_IDTL的时刻;

3. 测试方法：

• CLK-TRAIL状态：是时钟通道从 HS 模式切换回 LP 模式前的最后一个稳定状态；

• T_CLK-TRAIL提供了一个安全窗口，让接收端的电路（如偏置电路、比较器）有足够时间从高速模式退出，准备进入低功耗模式。如果时间过短，接收端可能无法完成切换，导致链路异常或死锁；

• 时序衔接的基础：这个状态的持续时间也是后续 LP 状态时序的起点，是整个链路从高速到低功耗模式切换的关键一环；

4. 测试标准：

• T_CLK-TRAIL ≥ 60 ns

5. 测试问题排查：

2.4.2. Test 1.4.14 – Clock Lane HS Exit: 30%-85% Post-EoT Rise Time TREOT

1. 测试目的：

验证时钟通道在高速传输结束（EoT）后，从CLK-TRAIL状态切换回低功耗（LP）状态时，信号从 30% 上升到 85% 的边沿时间，确保接收端能可靠识别模式切换。

2. 测试参数定义：

• 起点定义：上升沿的起点为CLK-TRAIL状态的结束时刻；

• 终点定义：上升沿的终点为V_DP（Clock+）信号上升沿穿过V_IH,MIN（880 mV，逻辑 1 的最小输入电压）的时刻；

• 测量区间：取上升沿中，信号电压从最终稳定值的 30% 上升到 85% 所花费的时间，即为T_REOT；

3. 测试标准：

• T_REOT ≤ 35 ns

4. 测试问题排查：

2.4.3. Test 1.4.15 – Clock Lane HS Exit: TEOT Value

1. 测试目的：

验证时钟通道从高速（HS）传输结束到完全进入低功耗（LP）模式的总时间，确保其在规范限制内，避免占用过多总线时间。

2. 测试参数定义：

T_EOT= T_CLK-TRAIL+ T_REOT

• T_CLK-TRAIL：CLK-TRAIL状态的持续时间；

• T_REOT：Post-EoT 上升时间；

3. 测试标准：

• T_EOT ≤ 105 ns + 12 × UI

4. 测试问题排查：

2.4.4. Test 1.4.16 – Clock Lane HS Exit: THS-EXIT Value

1. 测试目的：

验证时钟通道在高速传输结束后，进入LP-11状态的持续时间，确保接收端有足够时间完成模式切换。

2. 测试参数定义：

• 起点定义：T_HS-EXIT的起点是CLK-TRAIL状态的结束时刻，定义分两种情况：

  • 若CLK-TRAIL为差分 - 1 状态：起点为差分波形下降沿穿过V_IDTL（D-PHY 1.1 为 - 70 mV，D-PHY ≥1.2 为 - 40 mV）的时刻。

  • 若CLK-TRAIL为差分 - 0 状态：起点为差分波形上升沿穿过V_IDTH（D-PHY 1.1 为 70 mV，D-PHY ≥1.2 为 40 mV）的时刻。

• 终点定义：T_HS-EXIT的终点是V_DP（Clock+）信号下降沿穿过V_IL,MAX（550 mV，逻辑 0 的最大输入电压）的时刻。

• 状态定义：T_HS-EXIT就是LP-11状态的持续时间，即从CLK-TRAIL结束到信号开始下降的这段时间

3. 测试标准：

• T_HS-EXIT ≥ 100 ns

4. 测试问题排查：

2.5. 时钟特有指标（传输阶段）

2.5.1. Test 1.4.17 – Clock Lane HS Clock Instantaneous: UIINST Value

1. 测试目的：

验证高速时钟信号的瞬时周期稳定性，确保其最大、最小和平均周期满足规范要求，控制时钟抖动。

2. 测试参数定义：

3. 测试方法：

• 波形捕获：

  • 捕获至少包含 5000 个单位间隔（UI）的高速时钟信号样本；

  • 计算差分时钟波形ClkD = V_DP - V_DN；

• 瞬时周期计算：

  • 找出差分时钟波形的所有过零点（0V crossing）；

  • 计算相邻两次过零点的时间差，即为每个时钟周期的瞬时单位间隔UI_INST；

• 统计分析：

  • 对所有UI_INST值进行统计，得到最大值UI_INST,MAX、最小值UI_INST,MIN和平均值UI_INST,AVERAGE；

4. 测试标准：

• 瞬时最大周期UI_INST,MAX < 12.5 ns

• 瞬时最小周期UI_INST,MIN ≥ 厂商/数据手册规定的UI_INST,MIN`

• 平均周期UI_INST,AVERAGE ≥ 厂商/数据手册规定的UI_INST,MIN`

5. 测试问题排查：

2.5.2. Test 1.4.18 – Clock Lane HS Clock Delta UI: (ΔUI) Value

1. 测试目的：

验证高速时钟信号的长期频率稳定性（即低频抖动 / 漂移），确保其偏差在规范允许范围内，避免影响接收端 CDR 电路的锁定。

2. 测试参数定义：

ΔUI是时钟信号的确定性瞬时周期偏差，定义为：

ΔUI = (峰值确定性抖动的 UI 长度) / (长期平均 UI 长度)；

3. 测试方法：

• 波形捕获：捕获 DUT 的 HS 时钟信号，计算差分波形V_DP - V_DN；

• 计算瞬时 UI：找出差分时钟的所有过零点，计算相邻过零点的时间差，得到每个时钟周期的单位间隔（UI）；

• 提取频率变化：

  • 计算瞬时比特率（1/UI），得到时钟的瞬时频率；

  • 用一个2 阶 Butterworth 低通滤波器（截止频率 2.0 MHz）对瞬时比特率进行滤波，去除高频噪声，仅保留低频分量；

• 计算 ΔUI：将滤波后的频率数据转换为相对于平均 UI 的百分比偏差，得到ΔUI；

4. 测试标准：

• 速率 ≤ 1 Gbps：峰值ΔUI必须在-5%~+5%之间；

• 速率 > 1 Gbps：峰值ΔUI必须在-10%~+10%之间；

5. 测试问题排查：

2.5.3. Test 1.4.19 – TX Spread Spectrum Clocking (SSC)

1. 测试目的：

验证发送端扩频时钟（SSC）的三个关键参数，确保其符合电磁兼容性（EMC）和接收端锁定要求。

备注：

• 所有符合D-PHY v2.0 及以上版本的发送器和接收器，在数据率高于 2.5 Gbps时，都必须支持 SSC；
• 扩频时钟（SSC）是一种通过在发送端时钟上叠加低频调制信号，来降低 EMI 峰值辐射的技术；

2. 测试参数定义：

DUT 时钟类型设置为Continuous模式，以获得最佳测试结果。

3. 测试方法：

• 波形捕获与处理

  • 捕获 DUT 的 HS 时钟信号，计算差分波形V_DP - V_DN；

  • 测量差分时钟波形的过零点时间差，得到单位间隔（UI）值，进而计算出瞬时频率（1/UI）；

  • 使用一个 0.222 µs 的平均窗口滤波器 对瞬时频率进行滤波，去除高频噪声，提取 SSC 调制波形；

• 参数分析

  • 调制率与频偏：基于滤波后的时钟频率，分析其周期性调制波形，计算出调制率和频率偏差；

  • 频率变化率（df/dt）：对滤波后的时钟频率，每 0.5 µs 计算一次斜率，得到频率变化率。取整个信号中的最大 / 最小值，其绝对值必须小于 1250 ppm/µs；

4. 测试标准：

5. 测试问题排查：

2.5.4. Test 1.4.20 – Clock Lane HS Clock Period Jitter

1. 测试目的：

验证高速时钟信号的周期抖动，确保其峰峰值变化在平均时钟周期的 10% 以内，保障链路时序裕量。

备注：适用D-PHY 2.0、2.1 和 2.5以上版本。

2. 测试方法：

• 波形捕获：

  • 捕获 DUT 的 HS 时钟信号，计算差分波形V_DP - V_DN；

• 周期计算：

  • 找出差分时钟波形的所有上升沿（0V rising edge）；

  • 计算相邻两个上升沿的时间差，得到每个时钟周期；

• 抖动计算：

  • 找出所有周期中的最大值和最小值，计算峰 - 峰值变化（Max Period - Min Period）；

  • 将峰 - 峰值变化除以平均时钟周期，得到周期抖动百分比；

4. 测试标准：

• 周期抖动（相邻上升沿间周期的峰 - 峰值变化） ≤10% × 平均时钟周期

5. 测试问题排查：