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MPC8540 TSEC寄存器深度解析：中断、DMA与FIFO配置实战

news 2026/6/14 12:57:36

1. 项目概述与核心价值

如果你正在开发基于Freescale（现NXP）PowerQUICC III系列处理器的嵌入式网络设备，比如工业网关、路由器或者通信基站，那么你肯定绕不开它的核心网络外设——三速以太网控制器（TSEC）。而要和这个硬件“对话”，寄存器就是你唯一的语言。这不是什么高深的理论，而是实打实的工程实践：你的每一行驱动代码，最终都变成了对特定内存地址的一个写操作，硬件则通过另一个地址的比特位变化来告诉你“帧发完了”或者“FIFO快空了”。

很多人觉得看芯片手册的寄存器章节就像读天书，满屏的位域定义和缩写让人头晕。我刚开始调MPC8540的网卡驱动时也这么觉得，直到因为一个中断掩码没配对，导致系统在高压下莫名丢包，排查了整整一周。这次经历让我明白，真正理解寄存器，不是背下每个位的名字，而是搞清楚它们如何联动，共同塑造了硬件的“行为模式”。本文就以MPC8540 TSEC为例，抛开枯燥的罗列，聚焦于中断、DMA和FIFO这三个决定性能和稳定性的核心机制，拆解其背后的寄存器如何配置、为何这样配置，以及我在实际调试中踩过的那些坑。无论你是正在编写底层驱动的工程师，还是希望深入理解硬件工作机理的开发者，这些从手册字里行间和调试现场总结出的细节，都能让你少走弯路。

2. 核心设计思路：理解TSEC的寄存器地图与访问哲学

在深入具体寄存器之前，我们必须建立起对MPC8540 TSEC寄存器系统的整体认知。这不是简单的内存映射，而是一个有层次、有策略的控制界面。

2.1 内存映射与访问基础

MPC8540采用内存映射I/O（Memory-Mapped I/O, MMIO）方式访问外设。TSEC作为集成在芯片内部的外设，其控制寄存器被映射到处理器的全局内存地址空间中。根据手册，例如TSEC1的寄存器基址通常从0x2_4000开始，每个寄存器都有固定的偏移量（Offset）。这意味着，在C语言中，我们可以通过一个基地址指针加上偏移量来直接访问它们，就像访问普通内存一样，但背后却是严格的硬件时序和副作用。

一个关键实践要点是“对齐”和“大小”。TSEC的寄存器几乎都是32位（4字节）宽度，并且要求32位对齐访问。虽然从C语言语法上看，你对一个volatile uint32_t*指针进行赋值是简单的，但编译器可能会为你做优化（如重排写入顺序），这在硬件编程中是灾难性的。因此，我强烈建议在访问关键控制寄存器（如DMACTRL、ECNTRL）时，不仅使用volatile关键字防止编译器优化，在写入后立即使用eieio（Enforce In-Order Execution of I/O）或类似的内存屏障指令，确保写入操作确实已经到达硬件，而不是停留在处理器的写缓冲里。这对于启动、停止DMA或修改中断配置等关键操作至关重要。

2.2 寄存器分类与功能概览

TSEC的寄存器数量众多，但可以按其功能划分为几个清晰的组，这有助于我们理解整个数据通路：

全局控制与状态寄存器：如以太网控制寄存器（ECNTRL），负责整个TSEC模块的软复位、统计计数器清零、接口模式（GMII/MII/TBI/RGMII）等全局性配置。这是TSEC的“总开关”。
中断管理寄存器组：这是本文的重点之一，主要包括中断事件寄存器（IEVENT）和中断掩码寄存器（IMASK）。IEVENT是“发生了什么”，IMASK是“我关心什么”。两者共同决定最终是否产生中断信号给CPU。
DMA引擎控制寄存器组：这是数据搬运的核心。包括DMA控制寄存器（DMACTRL）、发送/接收缓冲区描述符基地址和当前指针寄存器（TBASE/RBASE, TBPTR/RBPTR, CTBPTR/CRBPTR）。它们定义了数据在系统内存和TSEC内部FIFO之间如何高效、有序地流动。
FIFO控制寄存器组：负责管理TSEC内部的发送和接收FIFO，防止数据下溢（Underrun）或上溢（Overrun）。主要包括发送阈值（FIFO_TX_THR）、饥饿阈值（FIFO_TX_STARVE）及关闭阈值（FIFO_TX_STARVE_SHUTOFF）。这些寄存器是性能调优的关键。
发送/接收控制与状态寄存器：如发送控制寄存器（TCTRL）、接收控制寄存器（RCTRL），以及它们对应的状态寄存器（TSTAT, RSTAT）。它们控制着MAC层的行为，如流控、半双工背压等。
MAC与PHY管理寄存器：配置MAC地址、帧长过滤、流控参数等，以及通过MIIM接口管理外部PHY芯片的寄存器。

整个数据流的协同逻辑可以这样理解：ECNTRL上电配置后，TSEC就绪。软件在内存中准备好缓冲区描述符环（BD Ring），并将环的基地址写入TBASE/RBASE。当需要发送数据时，软件填充好描述符和数据缓冲区，并置位“Ready”位。TSEC的DMA引擎通过TBPTR获取描述符，将数据从内存搬入发送FIFO。一旦FIFO中数据量达到FIFO_TX_THR设定的阈值，MAC层开始向物理链路发送数据。发送完成后，TSEC更新描述符状态，并根据IMASK设置决定是否置位IEVENT相应位并触发中断。接收过程反之亦然。FIFO系列寄存器在整个过程中扮演着“缓冲水池”和“流量警报器”的角色，确保DMA搬运速度与线速发送速度之间的平衡。

3. 中断机制深度解析：从事件到CPU响应

中断是处理器高效处理异步事件的核心机制。对于网络控制器，每帧都产生中断的“中断风暴”会严重消耗CPU资源，而完全轮询（Polling）又会带来延迟。TSEC提供了一套可灵活配置的中断系统，理解其细节是优化驱动性能的第一步。

3.1 中断事件寄存器（IEVENT）与中断掩码寄存器（IMASK）的协同

IEVENT和IMASK是一对孪生寄存器，它们的位定义通常一一对应。IEVENT是状态寄存器，硬件在特定事件发生时自动置位相应的位；IMASK是控制寄存器，软件通过它来选择哪些事件能最终产生中断请求（IRQ）。

工作流程：

硬件检测到事件（例如，一帧数据发送完成）。
TSEC自动将IEVENT寄存器中对应事件的标志位（例如TXF，发送帧完成）置为1。这是一个“粘性”位，一旦置位，除非软件显式写入0清除，否则会一直保持为1。
硬件同时检查IMASK寄存器中对应的使能位（例如TXFEN）是否为1。
如果IMASK对应位为1（即该中断被使能），则TSEC向处理器的中断控制器发出中断信号。
CPU跳转到中断服务程序（ISR）后，ISR首先读取IEVENT寄存器，判断是哪个（或哪些）事件触发了本次中断。
ISR处理事件（例如，释放已发送数据的缓冲区，准备新的发送描述符）。
关键一步：ISR必须向IEVENT中已处理事件对应的位写入1（注意，有些架构是写1清零，有些是写0清零，需查手册。MPC8540 TSEC通常是写1清零），以清除该事件标志。如果只处理而不清除，该中断标志会一直存在，导致中断持续触发或无法检测新事件。
退出ISR。

重要提示：在清除IEVENT位之前，务必确保与该中断相关的所有硬件状态都已稳定。例如，对于“发送完成”中断，在清除TXF标志前，应确保已从描述符中读取了最终的发送状态（如是否发生冲突、CRC错误等），因为清除中断后，硬件可能会立即复用该描述符，导致状态丢失。

3.2 关键中断位详解与配置策略

手册中列出了数十个中断位，我们聚焦几个最核心的：

发送相关：
- TXF(Transmit Frame):最常用。当一帧数��的最后一个缓冲区描述符（BD）被处理完毕，且该BD的I（中断）位被软件置位时，此事件发生。通常，我们只为每个完整数据帧的最后一个BD设置I位，从而在一帧发送完成后产生一次中断，而不是每个BD都中断。
- TXB(Transmit Buffer): 任何一个设置了I位的发送BD被更新（且不是帧的最后一个BD）时触发。这允许更细粒度的发送进度通知，但通常会增加中断频率，需谨慎使用。
- XFUN(Transmit FIFO Underrun):严重错误。发送FIFO在帧传输完成前变空。这通常意味着DMA从内存取数据的速度跟不上线速发送的速度。触发此中断后，发送通常会停止（TSTAT[THLT]可能被置位），需要软件干预恢复。
接收相关：
- RXF(Receive Frame):最常用。与TXF对应，当一帧数据的最后一个接收BD被更新，且该BD的I位被置位时触发。
- RXB(Receive Buffer): 任何一个设置了I位的接收BD被更新（且不是帧的最后一个BD）时触发。可用于实现“中断合并”或“NAPI”类似机制，在积累多个数据包后再处理。
错误与状态：
- LC(Late Collision): 在半双工模式下，发送开始64字节后发生冲突。根据IEEE 802.3，这是一个错误，发送应中止。
- EBERR(Ethernet Bus Error): DMA访问系统内存时发生错误（如访问了非法地址）。这通常是软件bug（如错误的BD指针）或硬件故障。
- GRSC/GTSC(Graceful Receive/Transmit Stop Complete): 当软件设置DMACTRL[GRS]或DMACTRL[GTS]请求“优雅停止”后，硬件完成停止操作时产生此中断，通知软件现在可以安全地修改相关寄存器。

配置策略与避坑指南：

初始化时：上电或复位后，首先应清除所有IEVENT标志位（通常向IEVENT写入全1），并关闭所有IMASK中断使能（向IMASK写入0）。然后进行TSEC的初始化配置（设置MAC地址、速度、双工模式等）。在所有硬件配置完成，并且缓冲区描述符环准备就绪后，再按需开启中断使能。这可以避免在初始化过程中由随机硬件状态产生的中断干扰。
常规操作：对于高性能数据平面，通常只使能RXF和TXF。对于需要及时知晓错误的场景，可以开启XFUN、LC、EBERR等错误中断。TXB和RXB在需要精细控制或实现特定优化（如中断合并）时使用。
中断服务程序（ISR）编写：ISR应尽可能短小精悍。通常，ISR只做三件事：读取IEVENT判断事件类型；根据事件类型将相应的“处理任务”（如将接收到的数据包放入待处理队列、释放发送缓冲区）提交给一个下半部（如Linux内核的NAPI、工作队列或任务队列）；最后，清除IEVENT中已处理的事件位。绝对避免在ISR中进行复杂的内存分配、协议栈处理或长时间循环。
调试技巧：当网络不通或性能异常时，首先检查IEVENT寄存器。如果有错误位（如XFUN,LC,EBERR）被置位，那就是明确的线索。例如，频繁的XFUN中断直接指向DMA性能或内存带宽瓶颈。

4. DMA引擎控制：数据搬运的指挥官

DMA是TSEC高性能的基石，它允许数据在系统内存和网络控制器之间直接传输，无需CPU参与每一个字节的拷贝。TSEC的DMA引擎围绕“缓冲区描述符（Buffer Descriptor, BD）”这一核心数据结构工作。

4.1 缓冲区描述符（BD）环与指针寄存器

BD是一个位于系统内存中的数据结构（通常是8字节或16字节对齐），它描述了一块数据缓冲区的位置、长度、状态和控制信息。多个BD通过“Wrap”位连接成一个环（Ring）。

相关寄存器解析：

TBASE/RBASE:发送/接收描述符环基地址寄存器。软件在初始化时，将预先分配好的、在内存中连续存放的BD数组的起始物理地址写入此寄存器。此地址必须8字节对齐（因为BD是8字节）。这个环的大小由软件决定，最后一个BD的W（Wrap）位需置1，告诉DMA引擎这是环的末尾，下一个应回到TBASE/RBASE指向的起始BD。
TBPTR/RBPTR:发送/接收描述符指针寄存器。这是一个读写寄存器。软件初始化时将其设置为与TBASE/RBASE相同的值。在运行过程中，TSEC的DMA引擎在准备处理下一个BD时，会更新此寄存器指向下一个BD的地址。软件也可以读取此寄存器来了解DMA即将处理的下一个BD是哪个。在优雅停止（GTS/GRS）或出错暂停后，软件可能需要手动调整此指针来恢复操作。
CTBPTR/CRBPTR:当前发送/接收缓冲区描述符指针寄存器。这是一个只读寄存器。它指示DMA引擎当前正在处理的BD的地址。这对于调试非常有用，当传输卡住时，可以通过对比TBPTR和CTBPTR来判断DMA停在了哪个BD上。

工作流程示例（发送）：

软件准备数据，填充到BD所指向的数据缓冲区中。
软件设置该BD的R（Ready）位为1，L（Last）位（如果是帧的最后一个BD），以及I（Interrupt）位（如果需要中断）。
TSEC DMA引擎不断检查TBPTR指向的BD的R位。一旦发现R=1，便开始将该BD对应的数据从内存通过DMA搬移到TSEC内部的发送FIFO。
数据传输完成后，TSEC清除该BD的R位（表示硬件已处理完），并更新BD中的状态位（如是否有错误）。
TSEC将TBPTR（和CTBPTR）递增，指向环中的下一个BD。
如果该BD的I位被置位且处理完成，TSEC置位IEVENT中的相应位（TXB或TXF）。

4.2 DMA控制寄存器（DMACTRL）精解

DMACTRL寄存器控制着DMA引擎的一些高级和关键行为。

GRS(Graceful Receive Stop) /GTS(Graceful Transmit Stop):“优雅停止”控制位。这是非常实用的功能。当需要动态更新接收或发送的配置（如改变MAC地址、过滤规则）时，直接操作正在活跃使用的寄存器是危险的。正确做法是：
1. 设置DMACTRL[GRS] = 1（以接收为例）。
2. 等待IEVENT[GRSC]被置位（表示当前帧接收已完成，接收机已安全停止）。
3. 在ISR中清除IEVENT[GRSC]。
4. 此时，软件可以安全地修改接收相关的配置寄存器。
5. 修改完成后，清除DMACTRL[GRS] = 0，接收机恢复工作。同样的流程适用于发送端的GTS和IEVENT[GTSC]。忽略这个步骤直接修改寄存器，是导致网络时通时断或数据损坏的常见原因。
WWR(Write With Response):带响应写使能。此位为1时，TSEC在更新内存中的BD（例如清除R位，更新状态）后，会等待系统确认该写操作已完成（即数据已真正写入内存），然后再设置IEVENT中的中断标志位。这确保了当CPU收到中断并去读取BD时，BD中的状态信息一定是更新后的最终状态，避免了CPU读到陈旧数据的风险。在大多数严谨的应用中，建议将此位置1，以保证数据一致性。虽然这会引入微小的延迟，但换来了系统的可靠性。
WOP(Wait Or Poll):等待或轮询模式。此位仅对发送端有效。
- WOP=0（轮询模式）：TSEC会每512个时钟周期自动检查下一个发送BD的R位。这是默认的高性能模式，DMA主动工作。
- WOP=1（等待模式）：TSEC��发送完当前BD的数据后，会暂停并等待软件通知。软件需要通过清除TSTAT[THLT]位来“踢”一下DMA，让它继续检查下一个BD。这种模式给了软件更精确的控制权，可以在数据未就绪时主动暂停DMA，避免无谓的查询开销。但使用此模式必须非常小心：软件必须确保在启动传输（或恢复传输）前，一个帧的所有BD的R位都已正确设置，否则DMA会进入未定义状态。

DMA配置经验：

BD环大小：环越大，能缓存的未处理数据包越多，抗突发流量能力越强，但消耗的内存和初始化时间也越多。对于千兆以太网，发送和接收环通常建议设置64或128个BD起步。
数据缓冲区对齐与大小：手册明确建议，为了获得最佳性能并避免FIFO下溢，数据缓冲区的起始地址应64字节对齐，且最小大小为64字节。这是因为现代处理器和内存控制器通常以缓存行（Cache Line，常为64字节）为单位进行操作，对齐访问能最大化DMA效率。使用更小或未对齐的缓冲区，可能需要调整FIFO阈值来补偿，增加了复杂度。
描述符缓存：确保BD环所在的内存区域被设置为非缓存（Non-cacheable）或写回（Write-back）并正确管理缓存一致性（Cache Coherency）。如果CPU缓存了BD，而TSEC DMA直接修改了内存中的BD，就会导致缓存不一致，CPU读到旧数据。通常通过设置内存属性或使用缓存维护指令（如dcbf）来解决。

5. FIFO配置与性能调优：防止下溢的艺术

TSEC内部的FIFO是连接DMA引擎和MAC/PHY的缓冲区。发送数据时，DMA将数据从内存搬入发送FIFO，MAC再从FIFO取出数据发到线上。如果DMA搬数据的速度慢于MAC发数据的速度，FIFO就会被掏空，导致“下溢”（Underrun），这是一个致命错误，会导致帧传输失败。FIFO配置寄存器的核心目的，就是在性能与可靠性之间找到最佳平衡点。

5.1 FIFO核心寄存器详解

FIFO_TX_THR(Transmit Threshold):发送阈值。这个值定义了启动帧传输的门槛。当发送FIFO中有效数据的条目数达到或超过这个阈值时，TSEC才开始向物理链路发送该帧的数据。为什么需要这个阈值？这是为了给DMA一个“提前量”。如果来一个字节就发一个字节，那么任何微小的DMA延迟都会导致下溢。设置一个合理的阈值（例如默认的256条目，即1KB），相当于在FIFO中先囤积一定量的数据，建立一个安全缓冲区，然后再开始发送，大大降低了因DMA瞬时延迟而导致下溢的风险。
FIFO_TX_STARVE(Transmit Starve):饥饿阈值。这是一个预警水位线。当FIFO中有效数据的条目数小于或等于这个值时，说明FIFO即将被掏空，下溢风险极高。此时，TSEC会触发“饥饿”状态。
FIFO_TX_STARVE_SHUTOFF:饥饿状态解除阈值。当TSEC处于饥饿状态时，它会自动提升DMA请求的优先级（如果系统支持），试图更快地从内存获取数据。一旦FIFO中的数据量回升到大于或等于这个阈值时，饥饿状态解除，优先级恢复正常。

这三个寄存器共同构成了一个“两级缓冲+优先级提升”的防下溢机制：

正常阶段：DMA向FIFO填充数据，数据量达到FIFO_TX_THR后开始发送。
预警阶段：发送过程中，如果消耗速度暂时超过填充速度，FIFO数据量降至FIFO_TX_STARVE，系统进入饥饿状态，提升DMA优先级。
恢复阶段：高优先级的DMA加速填充，使FIFO数据量回升至FIFO_TX_STARVE_SHUTOFF以上，系统退出饥饿状态，恢复正常。

5.2 参数调优实践与计算

手册给出了默认值：FIFO_TX_THR = 256,FIFO_TX_STARVE = 128,FIFO_TX_STARVE_SHUTOFF = 256（单位都是FIFO条目，每个条目4字节，总FIFO深度为2KB/512条目）。这些默认值对于大多数应用是保守且安全的。

如何根据你的系统进行调整？

你需要考虑两个关键时间：T_dma（DMA填充一个FIFO条目所需的平均时间）和T_tx（MAC发送一个FIFO条目所需的时间）。理想情况下，T_dma < T_tx。但在实际系统中，由于内存带宽竞争、总线仲裁、缓存失效等因素，T_dma会有波动。

计算理论需求：假设你在千兆全双工模式下工作，线速为125MB/s。MAC发送一个字节需要8ns（1/125M）。发送一个FIFO条目（4字节）需要32ns。为了保证连续发送不卡顿，DMA填充一个条目的平均时间必须小于32ns。
设置安全阈值(FIFO_TX_THR)：这个阈值必须足够大，以覆盖T_dma可能出现的最大延迟抖动。例如，如果你测得DMA延迟偶尔会飙升至200ns（是平均时间的6倍），那么你至少需要200ns / 32ns ≈ 6个条目的“安全垫”。但实际中，我们通常会设置得更大（如64或128条目），以应对更复杂的场景。降低此阈值可以降低发送延迟（更早开始发），但会增加下溢风险。
设置饥饿水位(FIFO_TX_STARVE)：这个值应大于0，且与FIFO_TX_THR有一个合理的差值。它定义了“还有多少时间可以抢救”。当FIFO数据量跌至此水位时，系统必须有能力在N * T_tx时间内将数据补充到关闭阈值以上，其中N = (FIFO_TX_STARVE_SHUTOFF - FIFO_TX_STARVE)。如果T_dma_max（最大延迟）很长，那么这个差值N就需要更大，给高优先级DMA更多的反应时间。
优化策略：
- 如果系统内存带宽充足，CPU负载低：可以尝试减小FIFO_TX_THR（如降至128），以降低发送延迟，这对某些实时应用有益。同时可以适当减小FIFO_TX_STARVE（如64）和FIFO_TX_STARVE_SHUTOFF（如128），让系统对饥饿更敏感，但恢复也更快。
- 如果系统繁忙，内存访问延迟大：必须增大FIFO_TX_THR（如384甚至448），提供更大的缓冲。同时，增大FIFO_TX_STARVE_SHUTOFF与FIFO_TX_STARVE的差值（如STARVE=64,SHUTOFF=320），给予高优先级DMA更长的“抢救”窗口。
- 终极调试方法：在极端压力测试下（如iperf打满带宽），监控IEVENT寄存器是否出现XFUN（下溢）错误。如果出现，逐步提高FIFO_TX_THR，直到错误消失。同时，可以配合性能分析工具，观察DMA访问内存的延迟分布。

一个常见的坑：开发者有时为了追求低延迟，将FIFO_TX_THR设得非常小，同时在驱动中使用了大量的小数据包（如64字节）。这导致每个数据包的有效负载很小，但DMA和中断开销不变，极易使DMA填充速度跟不上，引发频繁下溢。对于小包高速率场景，反而应该增大阈值，并考虑使用发送中断合并（TXIC寄存器）来降低中断频率。

6. 高级功能与实战技巧

除了中断、DMA、FIFO这三大支柱，TSEC还有一些高级功能寄存器，在特定场景下能发挥重要作用。

6.1 中断合并（Interrupt Coalescing）

高频小包是网络处理器的性能杀手，因为每个包都产生中断，会导致大量的上下文切换开销。TSEC的发送中断合并寄存器（TXIC）就是为此而生。

ICEN: 中断合并总开关。
ICFCT: 帧数阈值。当使能中断合并后，TSEC不会每发送一帧就产生中断，而是会累计发送的帧数。只有当累计帧数达到ICFCT设定的阈值时，才产生一次中断。例如，设置ICFCT=8，则每发送8个帧才通知一次CPU。
ICTT: 定时器阈值（单位是64个TSEC时钟周期）。这是一个超时机制。即使累计发送的帧数未达到ICFCT，只要距离上一个中断被清除的时间超过了ICTT所设定的时间，也会产生一次中断。这保证了在流量较低时，数据包不会在驱动中无限期等待。

配置示例与计算：假设TSEC时钟为133MHz，我们希望最大中断延迟不超过100μs，并且每批处理最多16个帧。

计算ICTT:100μs / (64 / 133MHz) ≈ 100μs / 0.48μs ≈ 208。取整后设置ICTT = 208。
设置ICFCT = 16。
设置ICEN = 1。

这样，驱动要么在收到16个帧后中断，要��在100μs后中断（取先到者）。这显著降低了中断频率。注意：中断合并需要驱动程序的相应配合，ISR在处理中断时，需要遍历描述符环，处理所有已完成的帧，而不是一个。

6.2 流控（Flow Control）配置

流控是保证网络稳定、避免丢包的重要机制，涉及多个寄存器协同工作。

使能：首先，需要通过FIFO_PAUSE_CTRL[TFC_PAUSE_EN]位全局使能暂停帧的发送能力。
发送暂停帧：当本地接收FIFO快满时，软件可以设置TCTRL[TFC_PAUSE]位。TSEC会在完成当前帧发送后，自动构造并发送一个MAC控制暂停帧（Pause Frame），其中的暂停时间取自PTV寄存器。发送完成后，会产生TXC（发送控制帧）中断。这个功能通常由驱动或交换芯片的流控逻辑自动管理。
接收暂停帧：当TSEC收到对端发来的暂停帧时，会自动解析其中的暂停时间，并暂停发送数据帧（但控制帧仍可发送），同时置位TCTRL[RFC_PAUSE]状态位。暂停时间结束后，该位自动清零，恢复发送。这是一个硬件自动行为，软件只需监控该状态位即可了解链路流控状态。

6.3 错误处理与寄存器调试实操

当网络出现问题时，寄存器是定位问题的第一现场。

标准排查流程：

检查IEVENT寄存器：这是最重要的寄存器。查看是否有错误位被置位。XFUN、LC、EBERR都是明确的错误指示。
检查TSTAT/RSTAT寄存器：TSTAT[THLT]位如果为1，表示发送已暂停。这通常是由于XFUN下溢或软件设置了GTS。需要根据IEVENT进一步判断原因。
检查描述符环和指针：如果数据传输停止，但无明确错误，读取CTBPTR和TBPTR（或接收的对应寄存器）。如果它们指向同一个BD，且该BD的R位为0，说明DMA可能已完成所有工作并空闲。如果CTBPTR停滞不前，而TBPTR正常前进，可能意味着DMA在读取某个BD或数据时遇到问题（如总线错误），此时应检查IEVENT[EBERR]。
检查FIFO状态：虽然TSEC没有直接的FIFO深度状态寄存器，但可以通过分析XFUN错误和调整FIFO_TX_THR等参数来间接判断FIFO行为。
使用最小系统测试：在怀疑驱动或配置问题时，尝试最简配置：关闭所有高级功能（中断合并、流控），使用默认FIFO阈值，只使能最基本的TXF/RXF中断，进行环回测试（Loopback）。逐步添加功能，观察在哪一步出现问题。

一个真实案例：在一次调试中，设备在大量数据传输几分钟后必现丢包。检查IEVENT发现间歇性出现XFUN。首先排除了内存带宽问题（独占测试）。然后检查驱动，发现为了“优化”内存使用，数据缓冲区分配时未遵循64字节对齐的建议。将缓冲区改为64字节对齐后，问题消失。教训：硬件手册中的“建议”往往是用性能和稳定性换来的经验，在资源不紧张的情况下，应严格遵守。

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