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FPGA实战（11）：基于Xilinx除法器IP核的有符号整数除法器设计（附源码）

news 2026/6/15 2:11:13

1. 引言

在实际FPGA开发中，除法运算是一种常见但比较消耗资源（尤其是LUT和乘法器资源）的操作。为了兼顾开发效率与性能，Xilinx Vivado提供了Divider Generator（除法器生成器）IP核，支持有符号/无符号除法，并可以配置为高吞吐率或低延迟模式。

本文将介绍一个简单的有符号整数除法器模块——tops。它调用了Vivado生成的div_gen_0IP核，完成16位有符号整数的除法，同时输出商和余数，并给出一个Testbench用于仿真验证。
创新点在于：

巧妙利用32位输出数据的高16位和低16位分别输出商和余数，接口简洁；
正确处理IP核的复位极性（高有效转低有效）；
提供完整的可仿真示例，帮助初学者快速上手除法器IP核的使用。

2. 功能点概述

信号名	方向	位宽	说明
`i_clk`	input	1	时钟信号
`i_rst`	input	1	高有效异步复位
`i_dividend`	input	16	被除数（有符号）
`i_divisor`	input	16	除数（有符号）
`o_C`(Quotient)	output	16	商（有符号）
`o_R`(Remainder)	output	16	余数（有符号）

核心功能：

完成o_C = i_dividend / i_divisor（整数除法，向零取整）
完成o_R = i_dividend % i_divisor，并满足i_dividend = o_C * i_divisor + o_R

适用场景：

数字信号处理中的定点数除法预处理
嵌入式软核与FPGA加速器接口的数据分割
简单控制系统中需要求商和余数的场合

3. 模块设计与代码分析

3.1 顶层模块`tops`

`timescale 1ns / 1ps module tops ( input i_clk , input i_rst , input signed [15:0] i_dividend , input signed [15:0] i_divisor , output signed [15:0] o_C , output signed [15:0] o_R ); //===================================================== // Wire declarations //===================================================== wire [31:0] w_dout_tdata; // 除法器输出数据：高16位商，低16位余数 //===================================================== // Assign statements //===================================================== assign o_R = w_dout_tdata[15:0] ; assign o_C = w_dout_tdata[31:16] ; //===================================================== // Module instantiations //===================================================== div_gen_0 div_gen_0_u0 ( .aclk (i_clk ), .aresetn (i_rst ), // 复位极性转换：高有效转低有效 .s_axis_divisor_tvalid (1'b1 ), .s_axis_divisor_tdata (i_divisor ), .s_axis_dividend_tvalid (1'b1 ), .s_axis_dividend_tdata (i_dividend ), .m_axis_dout_tvalid ( ), // 未使用 .m_axis_dout_tdata (w_dout_tdata ) ); endmodule

代码解读：

IP核例化：div_gen_0是Vivado生成的除法器IP核。
- aclk：时钟。
- aresetn：低有效异步复位。但模块端口i_rst是高有效，因此直接将i_rst连接到aresetn上，相当于实现了极性转换。
- s_axis_divisor_tvalid与s_axis_dividend_tvalid固定为1，表示输入数据始终有效（不考虑握手）。
- m_axis_dout_tdata输出32位数据：高16位是商（quotient），低16位是余数（remainder）。
输出拆分：直接使用assign将w_dout_tdata的高16位和低16位分别赋值给o_C和o_R，接口一目了然。

3.2 Testbench 测试模块`test_tops`

`timescale 1ns / 1ps module test_tops; reg i_clk; reg i_rst; reg signed[15:0] i_dividend; reg signed[15:0] i_divisor; wire signed[15:0] o_C; wire signed[15:0] o_R; tops tops_u ( .i_clk (i_clk), .i_rst (i_rst), .i_dividend (i_dividend), .i_divisor (i_divisor), .o_C (o_C), .o_R (o_R) ); initial begin i_clk = 1'b1; i_rst = 1'b0; #100 i_rst = 1'b1; end initial begin i_dividend = 16'd2040; i_divisor = 16'd100; end always #5 i_clk = ~i_clk; endmodule

测试说明：

复位后（i_rst=1），输入被除数2040，除数100。
预期结果：商=20，余数=40。
由于除法器IP核有一定延迟（通常为几个时钟周期），但Testbench未等待m_axis_dout_tvalid信号，直接观察输出波形即可（实际仿真时可添加$display或观察波形）。

4. 创新点与技巧总结

巧妙复用32位总线
IP核同时输出商和余数，一次性读取并拆分为两个16位信号，省去了多余的总线打包逻辑。
极性无痛转换
模块对外使用高有效复位（与大多数用户设计习惯一致），内部IP核需要低有效复位，直接连线完成转换，无需额外反相器。
简化valid信号
对于持续有效的除法需求，直接将tvalid固定为1，避免复杂握手逻辑，适合流式数据。
有符号除法的正确保留
所有信号均声明为signed，综合工具会正确实现有符号除法，保证负数的商和余数符合Verilog标准（向零取整）。

5. 仿真波形分析（示例）

使用Vivado Simulator运行Testbench，得到波形如下（描述）：

时间	复位	被除数	除数	输出商	输出余数
0~100ns	0	2040	100	X	X
100ns后	1	2040	100	20	40

扩展测试：

负数输入：i_dividend = -2040,i_divisor = 100→ 商=-20，余数=-40。
除数为0：除法器IP核会产生溢出标志（可通过增加m_axis_dout_tuser端口获取），本设计中未处理。

6. 如何生成和使用除法器IP核

在Vivado中打开IP Catalog，搜索“Divider Generator”。
配置：
- Algorithm Type：Radix-2（默认）或High Radix。
- Dividend Width：16；Divisor Width：16。
- Signed：勾选。
- Output：商和余数都保留，输出宽度32（即高Half商，低Half余数）。
将生成的div_gen_0.xci添加到工程中，直接例化即可。