MSC711x DSP指令缓存配置与数据一致性实战指南

1. 项目概述：MSC711x缓存配置与数据一致性的实战解析

在嵌入式DSP（数字信号处理器）开发中，性能优化往往是一场与内存访问延迟的“赛跑”。尤其是在处理实时音频流、视频编解码或复杂控制算法时，指令的获取速度直接决定了系统的响应上限。飞思卡尔（现恩智浦）的MSC711x系列处理器，作为一款面向高性能信号处理的嵌入式核心，其指令缓存（ICache）的配置与数据一致性管理，是工程师从“能用”到“高效稳定运行”必须跨越的一道坎。很多开发者初次接触其参考手册时，容易被其中关于指令缓存区域（Instruction Cacheable Area）寄存器、写缓冲区（Write Buffer）以及数据一致性（Data Coherency）的章节所困扰，这些内容看似是枯燥的寄存器位域描述，实则蕴含着系统稳定性和性能提升的关键。

本文将从一个实际开发者的视角，深入拆解MSC711x的指令缓存配置机制与数据一致性保障策略。我不会仅仅复述手册中的表格，而是结合我过去在类似DSP平台上调试音视频处理算法的经验，带你理解为什么要这样配置，如何一步步设置IRBSR/IRCR寄存器来划定缓存区域，以及当多个任务或核心共享内存时，怎样通过硬件属性和软件机制确保数据不会“错乱”。无论你是正在评估MSC711x的架构师，还是埋头调试性能瓶颈的嵌入式软件工程师，这篇文章都将提供可直接落地的配置指南、避坑心得和原理层面的深度解读。

2. 核心思路与设计考量

2.1 为何需要精细化缓存区域配置？

在通用处理器中，缓存通常是全局透明管理的。但在MSC711x这类面向确定性和实时性的嵌入式DSP中，缓存管理需要更精细的控制。这主要源于两个核心需求：确定性延迟和内存空间隔离。

首先，确定性延迟对于实时任务至关重要。想象一下，一个音频中断服务程序（ISR）必须在精确的采样周期内完成计算。如果它的指令因为缓存未命中（Cache Miss）而不得不等待从慢速的外部SDRAM中读取，就可能引发音频断流或控制环路失稳。因此，我们可以通过配置，将这段关键代码所在的、高于16MB地址空间（例如内部或外部的紧耦合内存）设置为“可缓存”区域。这样，一旦指令被加载到高速缓存中，后续执行就能获得确定性的、极低的访问延迟。

其次，内存空间隔离有助于系统稳定性和功耗管理。MSC711x的地址空间可能包含多种类型的内存：内部SRAM（M1, M2）、外部DDR、以及映射到外设的寄存器区域。我们肯定不希望将外设寄存器地址（例如UART的数据寄存器）错误地缓存，因为那会导致软件写入的控制字被“滞留”在缓存中，无法及时到达硬件，从而引发外设行为异常。通过IRBSR/IRCR寄存器，我们可以精确指定哪四个（最多）内存区域是可缓存的，其他区域则绕过缓存直接访问。这种“白名单”机制，既保障了关键代码的性能，又避免了误缓存带来的副作用。

2.2 数据一致性问题的根源与解决思路

数据一致性问题是多任务或多核系统中的“经典难题”。在MSC711x的单核场景下，问题相对简单，但手册也暗示了其在多核系统中的角色。核心矛盾在于：同一份数据在系统中可能存在多个副本。例如，指令缓存（ICache）中可能存有某个地址的指令，而数据缓存（DCache，如果存在）或DMA控制器可能正在修改同一地址的内容。

MSC711x手册明确指出，其硬件不保证指令缓存与数据缓存之间的自动一致性。这是一个非常重要的设计点。这意味着，如果你的程序通过数据写操作（例如，为了动态更新算法系数）修改了即将被作为指令执行的内存内容，指令缓存中的旧副本不会被自动失效或更新。处理器下次取指时，可能仍然从缓存中读到旧的、已被修改的代码，导致程序执行错误。

解决思路是“软件管理的一致性”。工程师必须主动介入，在数据修改后，手动刷新（Flush）指令缓存中对应的区域，并执行一条改变执行流（Change-of-Flow）的指令（如跳转指令），清空处理器的预取指令流水线，迫使核心从内存中重新加载指令。这种机制虽然增加了软件复杂度，但给予了开发者完全的控制权，在实时系统中，确定性比全自动的便利性有时更为重要。

对于多核系统，MSC711x提供了“全局（Global）”内存属性标记。可以将共享变量所在的内存段标记为全局。当MSC711x访问这些地址时，会通过特定的信号线通知外部主处理器（另一个核心），触发外部的一致性协议（如监听Snooping）。这相当于一个硬件辅助的“提醒”机制，真正的数据同步仍需依靠软件信号量（Semaphore）或互斥锁来完成。手册中特别提到了SC1400核心的BMTSET.W（位测试并置位）指令，这是一个原子化的“读-修改-写”操作，非常适合用于实现信号量，确保在多核竞争中对共享资源的访问是互斥的。

3. 指令缓存区域配置详解与实操

3.1 寄存器概览与映射关系

MSC711x的指令缓存配置主要通过两组寄存器完成：指令区域基址/大小寄存器（IRBSR[0-3]）和指令区域配置寄存器（IRCR[0-3]）。每组寄存器控制一个独立的可缓存区域，最多四个。

这些寄存器是内存映射的，意味着我们可以像访问普通内存变量一样，使用MOVE.W或MOVE.L指令来读写它们。它们的基址（IC_BASE）在系统内存映射表中有定义，通常在芯片手册的“内存映射”章节可以查到。在编程时，我们需要先通过查表或头文件定义，获取到这个基址。

注意：对IRBSR和IRCR的写操作不是立即完全生效的。如果写入时，指令取指单元（IFU）正在进行一次缓存未命中的访问，SC1400核心会被冻结（Stall），直到这次访问完成。这是硬件为了保证配置更改不会打断正在进行的、关键的内存传输。在编写配置代码时，要意识到可能存在短暂的延迟。

3.2 基址与大小设置：IRBSR的位编码艺术

IRBSR是一个16位寄存器，但它巧妙地用这16位同时编码了区域的基地址（高16位）和区域大小。这是理解配置的关键，也是手册中表格（类似Table 4-9）看起来有些晦涩的原因。

核心规则：

1. 地址对齐：区域的基地址必须是其大小的整数倍。例如，一个256KB大小的区域，其基地址必须是256KB（0x40000）的整数倍。唯一的例外是基地址为0。
2. 大小编码：区域大小必须是2的幂，范围从64KB到1GB。大小信息通过向IRBSR的特定位写入“1”来设置。这个“1”的位置（位索引N）决定了大小，而该位之前的位则用于存放基地址的高位部分。

实操解析：如何配置一个从32MB开始，大小为256KB的缓存区域？

让我们一步步拆解手册中的例子，并补充我的理解：

1. 确定参数：

   • 基地址（Base Address） = 32 MB = 0x0200_0000
   • 大小（Size） = 256 KB = 0x0004_0000

2. 查表确定编码参数：

   • 根据大小256KB，对应手册表格中的“N=2”（因为2^18 = 256K）。同时，IRCR[64KB]位应设为0（因为大小不是64KB）。
   • 这意味着我们需要向IRBSR的第1位（IRBSR[1]）写入“1”来表示大小。是的，这里容易混淆：表格中的“Place a 1 into IRBSR[N-1]”，当N=2时，就是IRBSR[1]。

3. 提取并编码基地址：

   • 基地址0x0200_0000的二进制表示为：0000 0010 0000 0000 0000 0000 0000 0000。
   • 根据规则，基地址必须是256KB（2^18）的整数倍，所以它的低18位必须为0。我们检查一下：0x0200_0000的低18位确实是0，符合要求。
   • 我们需要将基地址的**[31:18]位（即去掉低18位后的高14位）放入IRBSR的[15:2]**位（因为IRBSR[1]用于表示大小，IRBSR[0]未使用）。
   • 0x0200_0000的位[31:18]是：00000010 000000（二进制），即0x0080（十六进制）。

4. 组合最终值：

   • 现在我们将两部分组合：基地址高位（0x0080）和大小指示位（第1位为1）。
   • 0x0080的二进制是0000 0000 1000 0000。我们需要在第1位（从0开始计数）置1。
   • 所以最终IRBSR的值是：0000 0000 1000 0010，即0x0082。
   • 你可以这样验证：0x0082 = 0x0080（基址高位） + 0x0002（大小位）。

配置流程代码示例（C语言风格伪代码）：

#define IC_BASE (0xXXXX0000) // 需根据实际内存映射填写 #define IRCR0_ADDR (IC_BASE + 0x80) #define IRBSR0_ADDR (IC_BASE + 0x82) void configure_icache_region0(uint32_t base_addr, uint32_t size) { uint16_t irbsr_value = 0; uint16_t ircr_value = 0; // 1. 首先，禁用该区域（IRCR0.EN = 0） *((volatile uint16_t*)IRCR0_ADDR) &= ~(1 << 10); // 清除EN位 // 2. 执行32条NOP指令，确保流水线清空 asm volatile ("nop\n nop\n nop\n nop\n nop\n nop\n nop\n nop\n"); asm volatile ("nop\n nop\n nop\n nop\n nop\n nop\n nop\n nop\n"); asm volatile ("nop\n nop\n nop\n nop\n nop\n nop\n nop\n nop\n"); asm volatile ("nop\n nop\n nop\n nop\n nop\n nop\n nop\n nop\n"); // 3. 根据size设置IRCR的64KB位和SIZE字段（此处以256KB为例，SIZE=000） ircr_value = (0 << 15); // 64KB = 0 ircr_value |= (0x0 << 0); // SIZE[2:0] = 000， 1次突发，突发大小1（具体含义见下文） ircr_value |= (1 << 4); // 假设启用预取(PFE=1) // EN位稍后设置 // 4. 计算并设置IRBSR值（以上述32MB/256KB为例） irbsr_value = calculate_irbsr_value(base_addr, size); // 计算函数需根据上述规则实现 *((volatile uint16_t*)IRBSR0_ADDR) = irbsr_value; // 5. 设置IRCR并最终启用区域 ircr_value |= (1 << 10); // 设置EN位为1 *((volatile uint16_t*)IRCR0_ADDR) = ircr_value; }

3.3 区域属性配置：IRCR寄存器关键位解析

IRCR寄存器负责配置区域的缓存行为属性，几个关键位需要仔细理解：

• EN (Bit 10): 区域使能位。这是总开关。任何对区域参数的修改（包括基址、大小、突发设置），都必须遵循“先禁用 -> 等待（32 NOP）-> 修改 -> 再启用”的严格序列。这个等待是为了确保所有正在进行的缓存访问完成，避免状态不一致。务必注意：执行这段配置代码的指令本身，不能位于你正在修改的那个缓存区域内，否则可能导致不可预知的行为。通常的做法是将配置代码放在不可缓存的M1内存中执行。

• PFE (Bit 4): 预取使能。当设置为1时，ICache会在发生一次缓存未命中后，不仅读取当前所需的指令行，还会根据SIZE字段的配置，预取后续的指令行到缓存中。这对于顺序执行的代码（如大型循环体）性能提升显著。但如果是大量随机跳转的代码，预取可能会浪费总线带宽并污染缓存。需要根据实际代码特征进行权衡。

• SIZE[2:0] (Bits 2-0): 这个字段同时定义了“主集合大小（Primary Set Size）”和“突发大小（Burst Size）”。这是提升总线效率的关键。

  • 突发大小（Burst Size）：指ICache每次从内存读取数据时，连续传输的数据量（以“拍”为单位）。更大的突发传输能更好地利用内存带宽。
  • 主集合大小（Primary Set Size）：指在一次缓存未命中时，ICache会尝试预取多少个这样的“突发”。例如，SIZE=010表示突发大小为1，主集合大小为4。这意味着一次未命中会触发4次连续的突发读（总共4拍数据）。SIZE=101则表示突发大小为4，主集合大小也为4，这意味着一次未命中会触发4次连续的、每次4拍的突发读（总共16拍数据），这是非常激进的一种预取策略。
  • 选择策略：对于连续、可预测的代码流，使用较大的主集合和突发大小（如101）能最大化性能。但对于代码段较小或跳转频繁的场景，使用较小的设置（如000或001）可以减少不必要的内存访问，降低功耗和总线占用。

• 64KB (Bit 15): 当且仅当区域大小设置为64KB时，此位需置1。此时，IRBSR中用于表示大小的位（N-1）无效，大小完全由此位决定。

4. 缓存控制与维护机制

4.1 ICache控制寄存器（ICCR）与运行模式

ICCR是ICache的“大脑”，控制其全局工作模式。理解这些模式是进行高级调试和优化的基础。

• ON (Bit 0): 总开关。为0时，整个ICache电路（除控制寄存器外）的时钟可能被关闭以省电。在初始化或深度休眠前，需要先关闭缓存。

• DM (Bit 3) - 缓存调试模式：此模式用于非实时调试。当DM=1且ON=1时，ICache停止所有正常的缓存更新（除了刷新命令）。此时，你可以使用调试命令（通过ICCMR）来逐行检查或清除缓存内容，或者读取LRU、TAG、VALID状态寄存器，而不会影响正在运行的程序。重要限制：进入或退出调试模式，以及执行调试命令前后，必须插入至少一个执行集（通常是一条指令）的间隔。

• LM (Bit 1) - 锁存模式：当LM=1（且ON=1， DM=0）时，ICache被“锁定”。锁定的缓存行不会被新的内容替换（即不发生Thrashing），但命中现有内容的访问仍然有效，并且LRU状态会更新。这用于将最关键的、不容有失的代码（如中断向量表、最内层循环）永久锁在缓存中，确保其执行绝对不受缓存未命中的影响。锁存可以通过软件设置LM位实现，也可以通过设置LRU边界来实现。

• UB/LB (Bits 15-12, 11-8) - LRU边界：这是ICache高级管理的核心。MSC711x的ICache可能是组相联结构，LRU（最近最少使用）算法用于决定替换哪一行。UB（上边界）和LB（下边界）定义了LRU算法生效的“窗口”。

  • 当LB > UB时，缓存自动进入锁存模式（LM位被硬件置1），因为所有路（Way）都被认为在“冻结”区间外，没有可供替换的路。
  • 位于LB和UB之间的路，参与正常的LRU替换。
  • 位于LB以下和UB以上的路，被视为“冻结”，不会被新的数据替换。
  • 应用场景：你可以将UB和LB设置为相同的值，比如UB=LB=8（假设总共有16路）。这意味着只有第8路参与LRU替换，其他15路都被冻结。这相当于你将缓存的一部分（7/8）变成了一个内容固定的、锁存的缓存，用于存放最关键的代码，而剩余的一部分（1/8）作为普通缓存使用。这是一种非常灵活的缓存分区技术。

4.2 缓存命令寄存器（ICCMR）与维护操作

缓存不是“设好就忘”的部件，需要主动维护。ICCMR用于向ICache发送命令。

• 刷新整个缓存（Flush Cache）：命令码0000。这会清除所有有效位（Valid Bits）和标签（Tags），相当于将整个ICache置为无效状态。在修改了可缓存区域的配置后，或者在进行动态代码更新（如软件升级）前，必须执行此操作，以确保缓存内容与内存一致。
• 刷新边界内缓存（Flush Cache Between Boundaries）：命令码0001。只清除LRU边界（UB/LB）定义的“活动窗口”内的缓存行。这对于只想清理普通缓存区域而保留锁存区域的内容非常有用。
• 初始化状态寄存器：命令码1000。用于调试模式，初始化LRUSR、TASR、VBASR等状态寄存器。
• 清除单行（Clear Line）：命令码1001。配合DA[5:0]字段（指定路和索引），在调试模式下清除特定缓存行。常用于插入软件断点。

执行命令的注意事项：

1. 原子性与延迟：运行时的刷新命令（Flush）会导致SC1400核心停顿（Stall），直到操作完成。停顿时间与缓存大小和刷新范围成正比。在实时性要求高的代码段中，需要谨慎安排刷新时机。
2. 命令互斥：不能同时写入ICCR（改变模式）和执行调试命令。如果刷新命令与改变LRU边界的操作同时发生，硬件会使用新的边界，但时间惩罚按较长的算。
3. 序列要求：手册中强调，在启用一个已禁用的缓存（无论通过设置ON位、清除LM/DM位，还是调整LRU边界使LB<=UB）之前和之后，代码必须被至少两个NOP执行集包围。这是为了确保管道被正确清空，新的缓存模式能安全生效。

5. 数据一致性机制与多核考量

5.1 单核环境下的自修改代码与缓存一致性

如前所述，MSC711x硬件不维护I/D缓存一致性。这意味着“自修改代码”必须由软件妥善处理。自修改代码在某些DSP算法中（如运行时生成优化后的滤波器系数或FFT旋转因子）有时会被使用。

正确的处理流程如下：

1. 通过数据写操作（如MOVE指令）修改内存中的指令代码。
2. 立即使用缓存刷新命令（通过ICCMR），刷新指令缓存中对应于被修改内存地址范围的区域。如果你知道确切地址，可以使用“刷新边界内”命令进行更精细的控制；如果不确定，则刷新整个缓存。
3. 执行一条改变执行流的指令，例如JMP、CALL、RTS或RTI。这条指令会清空SC1400核心内部的指令预取流水线。
4. 此后，处理器从修改后的地址取指时，会因为缓存已被刷新而发生未命中，从而从主存中加载新的指令。

失败案例：我曾调试过一个音频处理算法，它会在运行时根据采样率动态重写一个小的FIR滤波器内核。最初没有执行上述步骤，导致系统运行几分钟后随机崩溃。问题就在于，旧的内核代码残留在ICache中，偶尔被执行，而新的数据已被覆盖，从而执行了非法指令。加入强制刷新和跳转指令后，问题彻底解决。

5.2 多核系统中的共享内存与全局属性

当MSC711x作为多核系统中的一个节点时，数据一致性问题变得更加复杂。假设核A和核B共享一片物理内存用于通信。

• 硬件支持：全局（Global）属性：MSC711x为数据访问提供了一个“全局（GBL）”属性位（例如在WBDARx寄存器中）。当软件将一片内存区域配置为“全局”属性后，MSC711x访问该区域时，会在系统总线上断言一个全局属性信号。

• 作用：这个信号是对外部“监听”逻辑（Snoop Logic）的一个提示。外部的主控处理器或一致性控制器（Coherency Controller）可以只监听被标记为“全局”的地址访问，而不是监听所有地址，这大大降低了硬件实现的复杂度和成本。

• 局限：这个信号仅仅是一个提示。它本身并不完成数据一致性操作。它只是告诉系统：“我访问的这个地址是共享的，请关注它”。

• 软件机制：原子操作与信号量：真正的互斥访问必须由软件实现。MSC711x的SC1400核心提供了强大的BMTSET.W（位测试并置位）指令。这是一个不可中断的原子操作，非常适合实现信号量（Semaphore）。

  • 工作原理：该指令会原子性地读取一个内存字，测试其中指定的位是否全为0。如果是，则将这些位置1并写回内存，同时设置核心状态寄存器中的T位表示成功；如果任何一位不为0，则写操作不会发生，T位被清除表示失败。
  • 实现信号量：我们可以用一个内存字作为信号量。BMTSET.W指令尝试“获取”信号量（将某位置1）。如果成功（T=1），则当前核心获得资源访问权；如果失败（T=0），则核心需要等待（忙等待或任务切换）。释放信号量时，只需用普通写指令将该位清0即可。
  • 优势：相比“读-判断-写”的非原子序列，BMTSET.W指令确保了在多核竞争下，只有一个核心能成功地将信号量从0变为1，完美解决了竞态条件（Race Condition）。

多核数据交换最佳实践：

1. 将共享内存区域（如消息队列、状态标志区）在MSC711x端通过WBDARx寄存器配置为“全局（GBL）”属性。
2. 在访问共享数据结构的任何部分（即使是读操作）之前，先使用BMTSET.W指令获取保护该结构的信号量。
3. 访问完成后，立即释放信号量。
4. 对于由MSC711x修改且可能被其他核心作为指令执行的内存（例如，其他核心的动态代码库），MSC711x在修改后，除了要刷新自己的ICache（如果它也缓存了该区域），还应通过核间通信机制（如中断+共享标志）通知其他核心，让其执行各自的缓存维护操作。

6. 常见问题排查与调试技巧实录

6.1 配置后系统崩溃或执行异常

• 症状：在配置完IRBSR/IRCR后，程序跑飞或访问非法地址。
• 排查步骤：
  1. 检查对齐：首要怀疑对象是基地址未按大小对齐。用计算器验证(base_addr % size) == 0是否成立（基地址为0除外）。
  2. 检查重叠：四个可缓存区域绝对不能有地址重叠。画出每个区域的地址范围 [base, base+size-1]，确保它们彼此分离。
  3. 检查配置代码位置：确认执行IRBSR/IRCR配置操作的代码本身，没有位于你正在修改的那个缓存区域内。最安全的做法是将所有缓存管理代码放在M1内存（不可缓存）中。
  4. 检查禁用-等待-启用序列：是否严格遵循了“写IRCR禁用区域 -> 32条NOP -> 修改IRBSR/IRCR -> 写IRCR启用区域”的流程？少一条NOP都可能引发问题。
  5. 检查使能顺序：是否在ICache全局关闭（ICCR.ON=0）的情况下配置区域？建议的初始化顺序是：先配置好所有IRBSR/IRCR，最后再打开ICCR.ON。

6.2 性能未达预期或出现间歇性卡顿

• 症状：启用了缓存，但性能提升不明显，或在某些复杂条件下出现不可预测的延迟。
• 排查步骤：
  1. 确认缓存命中：使用芯片的调试接口或性能计数器（如果支持），监控ICache的命中率。如果命中率很低，说明配置可能未生效，或代码的局部性太差。
  2. 审查区域设置：确认关键的热点代码段（通过Profiling工具找出）确实落在了你配置的可缓存区域内。一个常见错误是代码链接地址在0x00000000-0x00FFFFFF之间，而手册明确规定这个区域永远是不可缓存的。
  3. 调整预取策略：如果代码是顺序执行的大循环，尝试启用预取（IRCR.PFE=1）并增大SIZE字段（如设为101）。如果代码分支很多，尝试关闭预取或减小SIZE。
  4. 检查总线竞争：如果系统总线非常繁忙（DMA频繁操作），ICache的预取或换入操作可能会被阻塞，导致核心停顿。考虑优化DMA调度或使用锁存模式（Lock Mode）将最关键代码锁定在缓存中，免受换入换出影响。
  5. 排查刷新操作：在实时任务的中断服务程序（ISR）或关键循环中，是否不经意间插入了完整的缓存刷新（Flush）？全缓存刷新代价很高。如果必须刷新，考虑使用“刷新边界内”命令，或在不影响实时性的空闲时段进行。

6.3 多核通信数据损坏

• 症状：核A写入共享内存的数据，核B读出来是旧的或部分更新的值。
• 排查步骤：
  1. 验证信号量：确保双方都使用了正确的原子操作（如BMTSET.W）来保护共享数据访问。一个常见的错误是使用非原子的“读-改-写”序列。
  2. 检查内存属性：确保MSC711x访问的共享内存区域已正确设置为“全局（GBL）”属性。虽然这只是一个提示，但如果外部一致性控制器依赖于此，缺少它会导致监听失效。
  3. 检查缓存维护：如果共享数据可能被MSC711x缓存（作为数据），并且在修改后需要被其他核心读取，MSC711x可能需要执行数据缓存的写回（Write-Back）和无效化（Invalidate）操作（如果存在DCache）。对于指令-数据一致性问题，务必遵循第5.1节的软件维护流程。
  4. 审查内存屏障：在弱内存序架构中，编译器和处理器可能对指令重排。在释放信号量和对共享数据的实际读写操作之间，可能需要插入内存屏障指令（如CSYNC），确保写操作在信号量释放之前对其他核心可见。

6.4 调试模式下的实用技巧

• 状态寄存器读取：在Cache Debug模式（ICCR.DM=1）下，可以读取LRUSR、TASR、VBASR来了解缓存内容。

  • LRUSR：帮助你理解LRU算法的替换行为，验证锁存边界（UB/LB）是否按预期工作。
  • TASR和VBASR：可以直观地看到哪些缓存行是有效的（Valid Bit），以及它们存储的标签（Tag）是什么。这对于验证特定的代码段是否被正确缓存至关重要。
  • 注意顺序：读取这些状态寄存器是顺序的。第一次读返回索引0的状态，第二次读返回索引1的状态，依此类推。你需要连续读取多次才能获取完整信息。

• 使用“清除单行”进行调试：在调试模式下，可以使用“Clear Line”命令精确地使特定缓存行无效。这在设置软件断点时非常有用：你可以将断点处的指令替换为断点指令（如ILLEGAL），然后清除该地址对应的缓存行，迫使核心从内存读取新的（包含断点的）指令。