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【HDLBits 精解 3】Verilog 模块层次化设计：从基础例化到复杂系统构建

news 2026/6/19 11:07:14

1. Verilog模块化设计基础

第一次接触Verilog模块化设计时，我完全被各种连线搞晕了。直到在HDLBits上刷完Modules: Hierarchy这套题，才真正理解了模块化设计的精髓。模块化就像搭积木，每个积木块（模块）都有特定的功能，我们可以通过不同的连接方式把它们组合成更复杂的系统。

Verilog中的模块例化主要有两种方式：按位置连接和按名称连接。按位置连接就像按顺序填空，必须严格按照模块定义的端口顺序来连接。这种方式虽然代码量少，但可读性差，一旦模块端口顺序改变，所有例化都需要修改。我在早期项目中就踩过这个坑，后来全部改用按名称连接了。

// 按位置连接示例（不推荐） mod_a instance1 (wa, wb, wc); // 按名称连接示例（推荐） mod_a instance2 ( .in1(wa), .in2(wb), .out(wc) );

按名称连接的最大优势是代码自文档化。即使半年后回头看代码，也能一眼看出每个端口的连接关系。在团队协作中，这种写法能让其他成员快速理解你的设计意图。实测下来，虽然多写了几行代码，但调试效率提升了好几倍。

2. 层次化连接实战技巧

2.1 多级移位寄存器设计

HDLBits的shift和shift8题目让我彻底掌握了层次化连接。设计多级移位寄存器时，关键是要定义好模块间的连接线。就像接力赛跑，每个D触发器把数据传给下一个，需要正确的"接力棒"传递。

8位宽移位寄存器(shift8)的设计特别有启发性。除了基本的移位功能，还需要实现可配置的延迟选择。这里用case语句实现的多路选择器让我意识到：好的模块化设计应该是功能完整且接口清晰的。内部实现可以很复杂，但对外提供的接口要尽可能简单。

// 三级8位移位寄存器核心代码 wire [7:0] stage1, stage2, stage3; my_dff8 dff1 (.clk(clk), .d(d), .q(stage1)); my_dff8 dff2 (.clk(clk), .d(stage1), .q(stage2)); my_dff8 dff3 (.clk(clk), .d(stage2), .q(stage3)); always @(*) begin case(sel) 0: q = d; 1: q = stage1; 2: q = stage2; 3: q = stage3; endcase end

2.2 加法器链设计

add和fadd题目展示了如何用16位加法器构建32位加法器。这里最关键的技巧是正确处理进位信号。就像做竖式加法，低16位的进位输出要作为高16位的进位输入。

我最初的设计忘了连接进位信号，导致仿真结果完全不对。这个教训让我明白：模块间的接口信号一个都不能漏。现在每次例化模块时，我都会对照模块定义逐个检查端口连接。

3. 高级模块化设计

3.1 进位选择加法器

cseladd题目介绍的进位选择加法器是个性能优化典范。它通过并行计算两种可能的进位情况，然后用多路选择器快速选出正确结果。这种设计思路在需要低延迟的场景特别有用。

实现时要注意三点：

低位加法器要正常计算进位输出
高位需要两个加法器并行计算
用低位进位控制最终结果选择

// 进位选择加法器核心逻辑 wire carry; add16 low_add (.a(a[15:0]), .b(b[15:0]), .cin(0), .sum(sum_low), .cout(carry)); wire [15:0] high_sum0, high_sum1; add16 high_add0 (.a(a[31:16]), .b(b[31:16]), .cin(0), .sum(high_sum0)); add16 high_add1 (.a(a[31:16]), .b(b[31:16]), .cin(1), .sum(high_sum1)); assign sum = {carry ? high_sum1 : high_sum0, sum_low};