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NXP TEA1905xB次级侧控制器：集成DSP与全协议支持的智能快充设计指南

news 2026/6/21 12:51:16

1. 项目概述与核心价值

在快充技术飞速发展的今天，一个充电头的“大脑”已经不再是简单的PWM控制器。它需要能听懂手机、笔记本等设备发来的“语言”（各种快充协议），并精确地指挥电源变换电路，输出设备所需的电压和电流。NXP的TEA19051B和TEA19032B正是扮演这个“大脑”角色的次级侧SMPS控制器。它们将数字信号处理器（DSP）直接集成到次级侧，原生支持从USB-PD 3.0、PPS到高通QC4+在内的一整套主流快充协议，让电源设计者能够构建出既高效又智能的充电解决方案。

这两颗芯片的核心价值在于“集成”与“智能”。传统的方案可能需要外置的协议芯片与反馈环路控制器配合，而TEA1905xB系列则将协议识别、通信、电压电流采样、环路控制乃至保护功能全部集成在单颗芯片内。这不仅减少了外围元件数量，有助于实现更小的体积（对如今追求迷你化的氮化镓充电器至关重要），更重要的是，它通过内置的DSP实现了CCCV（恒流恒压）控制、抛物线斜率控制等高级算法，使得输出电压的切换更平滑，动态响应更优，从而提升了充电效率和设备兼容性。简单来说，用了它，你的充电器就能和市面上绝大多数支持快充的设备“无缝对话”，并给出最合适的电能。

2. 芯片选型与方案设计思路

2.1 TEA19051B vs. TEA19032B：如何选择？

虽然两者核心功能相似，但引脚封装和协议支持上的差异决定了它们的应用场景。

TEA19051B提供HVSON16和SO14两种封装，引脚资源更丰富。最关键的是，它具备独立的DP和DM引脚。这意味着它除了支持通过CC引脚通信的USB-PD和QC4协议外，还能直接支持通过DP/DM线通信的QC2.0、QC3.0以及BC1.2协议。因此，TEA19051B是真正的“全协议”支持者，尤其适合需要兼容旧款QC快充设备的场景，例如面向全球市场、需要最大范围兼容性的充电器产品。

TEA19032B采用更紧凑的SO10封装，引脚数减少，最明显的区别是移除了DP和DM引脚。因此，它仅支持通过CC引脚通信的协议，即USB-PD 2.0/3.0、PPS以及QC4（通过VDM实现），但不支持QC2.0、QC3.0和BC1.2。它的定位非常明确：专注于基于USB Type-C接口的、符合未来趋势的纯PD/PPS/QC4应用。对于设计一款纯粹的USB-C to USB-C充电器，且主要面向较新设备时，TEA19032B以其更小的占板面积成为高功率密度设计的优选。

设计心得：选型时不要只看功率。如果你的产品定义中明确要求支持旧式Micro-USB接口的QC快充（通常通过A-to-C线缆实现），那么TEA19051B是唯一选择。如果只做C-to-C线缆，TEA19032B在成本和面积上更有优势。我曾在一个项目中为了节省空间选了TEA19032B，后来市场反馈需要兼容旧款QC手机，不得不更换方案，教训深刻。

2.2 系统架构与外围芯片搭配

TEA1905xB是一个次级侧控制器，它需要与初级侧控制器和同步整流（SR）控制器协同工作，构成一个完整的AC-DC开关电源。NXP为其推荐了“黄金搭档”：

初级侧控制器：如TEA193x系列。它负责高压侧开关管的驱动和初级侧控制。TEA1905xB通过光耦（连接至OPTO引脚）向初级侧控制器发送反馈信号，调整开关占空比，从而精确控制输出电压和电流。
同步整流控制器：如TEA199x系列。在次级侧，为了提高效率，通常使用MOSFET代替传统的整流二极管。TEA199x系列SR控制器负责精确控制这颗SR MOSFET的开关时序，最大化效率。

这样的组合优势在于，所有核心控制器均来自同一家供应商，彼此间的时序、保护机制和通信（如通过光耦的反馈）都经过优化匹配，能降低系统设计的复杂度，提高可靠性。例如，在启动、故障保护等瞬态过程中，初级侧、次级侧和SR控制器之间的动作序列是协调一致的。

3. 核心电路设计与参数计算

3.1 Type-C连接与协议通信电路

通信是智能快充的基础。TEA1905xB通过CC1和CC2引脚实现Type-C连接检测和USB-PD/BMC通信。

连接检测机制：芯片内部为每个CC引脚提供了一个330μA的恒流源（ICC(pu)）。当没有设备连接时，CC引脚被上拉至一个电压。当带有下拉电阻Rd（标称5.1kΩ）的设备接入时，会在CC引脚上形成一个分压，电压值Vdet落在0.85V至2.45V之间，芯片据此判断设备已连接（Attach），并闭合负载开关QL（通过SW引脚驱动），将Vbus连接到输出电容。

关键设计点：

CC引脚布线：CC1/CC2的走线必须尽可能短，并远离高频噪声源（如变压器、开关节点），避免噪声干扰导致误检测或通信错误。建议在CC引脚靠近连接器端放置ESD保护二极管（如PESD5V0S1BL）。
Rd电阻精度：虽然标准规定Rd为5.1kΩ，但为了确保可靠的连接检测，建议使用1%精度的电阻。不精确的Rd值可能导致Vdet电压超出识别范围，在电缆有压降时尤其容易出问题。

协议通信路径：

USB-PD / QC4 / PPS：通过CC1或CC2引脚，使用BMC（双相标记码）编码进行通信。这部分完全由芯片内部DSP处理，设计者无需关心编解码细节。
QC2.0 / QC3.0 / BC1.2：仅TEA19051B支持，通过DP和DM引脚进行。这里有一个重要的认证陷阱：资料中提到，若要通过USB-PD3认证，IC的DP和DM引脚必须悬空不连接；而若要通过BC1.2认证，连接器端的DP和DM引脚必须短接。这看似矛盾，实则不然。解决方案是：在PCB布局上，将TEA19051B的DP/DM引脚通过0欧姆电阻或跳线连接到连接器的DP/DM引脚。在进行PD认证测试时，移除这些电阻；在进行BC1.2测试或需要QC2/3功能时，焊上电阻。在实际量产中，如果需要同时支持，必须仔细评估这种设计，或选择通过CC线模拟QC协议的方案（QC4+已包含）。

3.2 电压与电流采样网络设计

这是影响输出精度最关键的模拟电路部分。芯片通过VSNS引脚采样电压，通过ISNS引脚采样电流。

电压采样分压网络：如图1所示，由电阻R2和R3组成。分压比DIV = (R2 + R3) / R3。这个比值必须与芯片内部MTP（存储器）中存储的“external resistor divider VCC/VSNS”值严格匹配。例如，在27W配置（TEA19051BAA）中，这个值是5.476。

计算示例：假设我们需要输出20V电压，VSNS引脚的最大输入电压限制为2.5V。则分压比至少需要为 20V / 2.5V = 8。根据给定DIV=5.476，我们可以先确定R3。通常R2在160kΩ-180kΩ之间选取，设为169kΩ。由DIV = (R2 + R3) / R3 = 5.476，可解得R3 = R2 / (DIV - 1) = 169kΩ / (5.476 - 1) ≈ 37.7kΩ。应选择最接近的标准1%精度电阻值，如37.4kΩ，并反算验证实际分压比。
布局要点：分压电阻（R2， R3）的接地点必须连接到负载开关QL的漏极（Drain），而不是直接连到系统地。这样可以精确采样负载端的电压，避免负载开关和采样电阻上的压降影响精度。走线应短而粗，减少寄生阻抗。

电流采样电路：电流通过采样电阻R1（通常为10mΩ或5mΩ）转换为电压，再经由R5和R7组成的分压网络衰减后送入ISNS引脚。

采样电阻选型：优先选择四端开尔文连接的采样电阻，以消除焊盘和引线电阻的影响。精度建议为1%，温度系数（TCR）要低（如±50ppm/°C）。功率需满足P = I_max² * R，并留有余量。
分流与校准：由于PCB走线铜阻（Rpcb）和焊点电阻会与采样电阻串联，导致实际采样值偏大。资料中给出了“微调”方案：通过调整R7和R5的比值，使得(R7 / (R5 + R7)) * (R1 + Rpcb)等于芯片MTP中存储的标称采样电阻值（如10mΩ）。例如，若实测总回路电阻为11mΩ，希望等效为10mΩ，则需要衰减比为10/11 ≈ 0.909。若取R5=330Ω，则可计算R7 ≈ 330Ω * 0.909 / (1 - 0.909) ≈ 3.3kΩ。在实际生产中，可以通过测试校准来确定R7的最佳值，以符合PPS严格的±150mA电流精度要求。
布局黄金法则：采样电阻到ISNS和SGND引脚的走线必须采用“开尔文连接”方式，即使用独立的、细长的走线直接连接到电阻的电流检测焊盘上，与主功率路径分开。这两根走线应平行、等长、紧密耦合，并远离任何高频或大电流路径，以最小化感应噪声。

3.3 反馈环路与补偿网络

电压环路由VSNS引脚、运放、以及连接在VSNS和OPTO之间的RC网络（R4， C1）构成。电流环路由ISNS引脚和连接在ISNS与OPTO之间的RC网络（R5， R6， C2）构成。芯片内部误差放大器的输出通过OPTO引脚驱动光耦，将次级侧的反馈信号传递到初级侧。

电压环路补偿（R4， C1）：

R4通常固定为1kΩ，C1通常为10nF。这个RC网络与光耦的寄生参数一起，决定了电压环路的带宽和相位裕度。原则上不建议随意更改，除非有深入的环路分析仪器和知识。不恰当的补偿会导致输出电压振荡或动态响应变差。

电流环路补偿（R5， R6， C2）：

当芯片工作在恒流（CC）模式时，需要此网络。R5的值与采样电阻R1相关（10mΩ对应330Ω，5mΩ对应160Ω）。R6通常为5kΩ，C2为100nF。
一个重要配置：如果应用配置为过流保护（OCP）模式而非CC模式，并且输出电压上升时间超过50ms的OCP消隐时间，那么必须省略R6和C2，仅保留R5。否则，在上电过程中，通过C2注入的电流可能会在ISNS引脚上产生一个虚假的电压尖峰，误触发OCP。

4. 关键功能与算法深度解析

4.1 CCCV（恒流恒压）控制逻辑

这是开关电源，尤其是充电器，最经典的控制模式，TEA1905xB在硬件层面实现了它。

恒压（CV）阶段：当负载电流小于设定的最大电流（IPDO）时，芯片工作在电压环模式。它持续采样VSNS电压，并通过反馈环路调节，使输出电压稳定在协议请求的值（VPDOx）。
恒流（CC）阶段：当负载电流达到IPDO时，电流环开始主导。芯片会控制输出电压下降，以将输出电流精确维持在IPDO。此时输出电压Vout = Vset - Iout * (Rds_on + Rsense)，其中Rds_on是负载开关的导通电阻。
动态切换：如果负载减轻，电流减小，系统会自动切换回CV模式。如果负载持续加重（例如短路），电压会一直被拉低，直至触及欠压保护（UVP）或欠压锁定（UVLO）点，触发保护重启。

设计注意：芯片在CC模式下的实际电流限制点通常是IPDO * (1 + CC/OCP margin)，例如105%。这个裕量是为了覆盖元件公差，确保在任何情况下都能提供至少IPDO的电流。只有在PPS模式下，电流控制才是完全精确的。

4.2 抛物线斜率控制：优雅的电压切换

当设备请求一个更低的电压时（例如从20V切换到5V），如何让输出电压平稳、快速地下降，而不引起环路失控或产生电压过冲/下冲，是个挑战。TEA1905xB的“抛物线斜率控制”专利算法解决了这个问题。

传统方案的痛点：如果直接将电压基准从20V跳变到5V，误差放大器会瞬间饱和，输出级光耦电流达到最大，试图让初级侧停止工作。但由于输出电容储存了大量能量，电压下降速度受负载和放电回路限制。当电压接近目标值时，误差放大器可能还未退出饱和，导致调节滞后，产生电压“塌陷”或振荡。

抛物线斜率控制的工作流程：

电压切换指令下达后，芯片内部计算出一个从当前电压到目标电压的抛物线形下降轨迹作为新的电压基准。
同时，激活连接在DISCH引脚上的内部放电开关，通过外部放电电阻RDISCH主动泄放输出电容的能量。
抛物线轨迹的特点是起始斜率大，后期斜率逐渐减小至零。这允许误差放大器在初始阶段饱和（不可避免），但随着目标电压变化速度减慢，误差放大器能及时“追上”基准，在到达目标电压前退出饱和，恢复线性调节。
在接近目标电压时，芯片还会引入一个约40mV的微小正向阶跃，帮助环路更平稳地锁定。

带来的好处：实现了快速、平滑、无过冲的电压下降过渡，极大改善了动态响应，并减少了在电压切换后立即加载可能产生的电压瞬变问题。

4.3 PPS模式下的环路稳定性增强

PPS（可编程电源）协议要求电压可以小步进（20mV）调整，这对环路的响应速度和稳定性提出了更高要求。在快速的电压阶跃下降时，环路更容易饱和，导致输出电压下冲。

资料中给出了两种增强稳定性的硬件修改方案（见图10）：

推荐方案：增加局部反馈电阻（R55）。在光耦输出端（靠近OPTO引脚）和电压采样点（VSNS网络）之间，增加一个电阻R55（例如150Ω）。当输出电压需要下降时，增大的光耦电流会在R55上产生一个压降，这个压降会轻微拉低VSNS引脚检测到的电压。这相当于给电压环路增加了一个“预补偿”，让误差放大器感知到的误差变化不那么剧烈，从而降低了饱和深度，加快了恢复速度。
备选方案：在光耦串联电阻上并联二极管（D1）。这个二极管将光耦阴极的最低电位钳位在VCC - Vd - Vopto。这可以防止在高压输出时，光耦阴极电压过高，导致误差放大器输出级无法进入线性区。但这种方法效果不如方案1直接，且在高输出电压（>9V）时需要两个二极管串联，增加了复杂度。

实操心得：在调试一个65W PPS充电器项目时，我们观察到在20V到5V的大范围PPS步进下降时，输出电压有约300mV的下冲。起初试图调整补偿网络收效甚微。后来按照方案一，在VSNS网络和光耦之间增加了一个180Ω的电阻（R55），下冲立即减小到80mV以内，效果立竿见影。这个电阻的值需要根据实际布局和元件参数微调，通常在100Ω到300Ω之间。

5. 保护功能与安全重启机制

全面的保护功能是工业级芯片的基石。TEA1905xB的硬件保护功能确保即使在DSP软件跑飞的情况下，系统也能进入安全状态。

5.1 保护功能清单解读

芯片集成了多达9种保护，可分为几类：

输入侧保护：欠压锁定（UVLO），确保供电电压足够芯片工作。
输出侧保护：过压保护（OVP）、欠压保护（UVP）、过流保护（OCP）、输出短路保护（OSP）。
接口保护：CC线过压保护（OVP-CC）、DP/DM线过压保护（OVP-DMDP），防止接口拔插或故障时的高压窜入损坏芯片。
温度保护：芯片内部OTP（115°C）、外部NTC-OTP（通过GPIO连接，通常设90°C）。

关键参数注意：

OVP/UVP电平是以设定输出电压（VPDOx）的百分比形式存在的。例如，一个PDO设定为12V，OVP为120%，则触发点为14.4V。不同PDO可以设置不同的OVP/UVP百分比，非常灵活。
OCP的延迟时间为20ms，这为开机时的浪涌电流提供了足够的消隐时间。
UVP是软件实现的，这意味着在极端异常情况下（如DSP故障），此功能可能失效，但硬件OVP和UVLO仍能提供最后保障。

5.2 安全重启（Safe-Restart）时序剖析

这是芯片保护逻辑的精华所在，它严格遵循USB-PD标准对故障恢复时序的要求。

故障触发（t0）：任一保护条件满足，经过相应延迟后，保护被触发。
断开负载（t1）：立即关闭负载开关QL，将故障与设备隔离。
内部稳压（t1后）：芯片内部20mA电流沉（sink）激活，将VCC引脚电压拉回并稳定在5V左右，为芯片自身维持供电。
总线放电（t1后）：DISCH引脚内部开关闭合，通过外部电阻RDISCH对Vbus电容进行快速放电。这里有一个精妙的设计：放电并非连续进行。芯片会以1ms为周期，闭合放电开关约980μs，然后断开20μs，在这20μs内采样Vbus电压。这种“间歇采样放电”机制确保了放电过程可控，并能准确判断Vbus何时降至安全电压（vSafe0V）以下。
安全重启计时（t2-t4）：从故障触发开始，一个长达1秒的安全重启计时器启动。在此期间，系统保持静默，所有电路重新初始化。
重启尝试（t4后）：1秒计时结束，芯片重新开始连接检测和协议协商流程，尝试恢复正常供电。如果故障依然存在，则循环此过程。

设计关键：外部放电电阻RDISCH和Vbus节点的总电容必须精心计算，确保在最坏情况下（最大Vbus电压、最大电容），Vbus电压能在标准规定的650ms内（资料中更严格的指标是100ms内降至0.7V以下）放电到0V。RDISCH阻值太小会导致放电电流过大，可能超过DISCH引脚电流能力；阻值太大会导致放电过慢。

6. 典型应用配置与调试要点

6.1 以27W QC4+配置为例

参考资料中的Table 3，一个典型的TEA19051BAA（27W QC4+）配置如下：

默认输出：5V@3A。
PDO设置：支持5个PDO。
- PDO1: 5V固定， OVP 125%。
- PDO2: 9V固定， OVP 120%， UVP 60%。
- PDO3: 12V固定， OVP 120%， UVP 60%。
- PDO4: PPS， 3.3V-5.9V，电流3A。
- PDO5: PPS， 3.3V-11V，电流3A，启用功率限制（Power Limit Enabled）。
关键参数：采样电阻10mΩ，电压分压比DIV=5.476，电缆补偿117mV/A。

“功率限制启用”的意义：对于PPS PDO，其电压电流可调范围构成一个矩形功率区域。启用功率限制后，芯片会确保Vout * Iout ≤ PDO标称功率。例如PDO5，最大电压11V，最大电流3A，功率33W，但芯片额定功率27W。启用功率限制后，当请求11V时，最大电流会被限制在27W/11V≈2.45A，防止电源过载。

6.2 PCB布局实战指南

布局是开关电源，尤其是高集成度数字控制电源成败的关键。

功率地与信号地分离：建立独立的“功率地”（PGND）和“信号地”（SGND）平面。PGND用于输入电容、变压器、SR MOSFET、输出电容等大电流回路。SGND用于芯片、反馈网络、采样电阻的检测端。两者在芯片的GND引脚和SGND引脚附近，通过一个单点（通常是0欧姆电阻或磁珠）连接。这是抑制噪声的基石。
电流采样回路最小化：采样电阻R1应放在输出滤波电容之后、负载开关之前。从R1的电流检测焊盘到芯片ISNS和SGND引脚的走线，必须是一对等长、平行、紧靠的细线，直接回到芯片引脚，途中绝对不要与其他功率线路交叉或共享过孔。
电压采样点：分压电阻R2/R3的接地点，必须直接连接到负载开关QL的漏极，这是真正的“输出端”电压。如果错误地接到PGND，负载电流在PCB走线、连接器上的压降会导致输出电压校准不准，电缆补偿也会失效。
芯片去耦：VCC引脚的去耦电容（通常为1-10μF的陶瓷电容）必须尽可能靠近芯片引脚放置，并与GND引脚形成最短环路。
热管理：芯片的裸露焊盘（EDP）必须良好接地并焊接在PCB的铜箔上，以辅助散热。确保其下方的地平面完整。

6.3 常见问题排查速查表

现象	可能原因	排查步骤与解决方案
无输出，Type-C设备不识别	1. CC引脚电路故障。 2. 芯片供电VCC异常。 3. 负载开关QL损坏或驱动问题。	1. 测量CC1/CC2引脚电压，无设备时应~3.3V（330μA上拉），插入设备后应被拉低至0.85-2.45V。检查Rd电阻和ESD器件。 2. 测量芯片VCC引脚电压，应在UVLO以上（>3.0V）。检查启动电阻和VCC电容。 3. 测量SW引脚电压，在Attach后应有高于VCC约6V的驱动电压。检查QL的Gate电压。
协议握手成功，但输出电压不对	1. 电压采样分压电阻比例错误。 2. VSNS走线受到噪声干扰。 3. 负载开关QL或采样电阻R1压降过大。	1. 精确测量R2、R3阻值，计算分压比是否与芯片配置（DIV）匹配。使用1%精度电阻。 2. 用示波器观察VSNS引脚波形，应干净无毛刺。确保分压网络走线远离噪声源。 3. 测量QL的Rds(on)和R1阻值是否在正常范围。大电流下，这些压降会显著影响输出精度。
PPS模式下电压调整精度差或振荡	1. 电压环路补偿不足。 2. PCB布局不佳，噪声干扰VSNS或OPTO回路。 3. 未使用PPS环路增强措施。	1. 检查R4、C1值是否为推荐值。可尝试微调C1（增大减缓响应，减小加快响应），用动态负载仪测试。 2. 重点检查VSNS和OPTO走线，必须短且远离变压器和开关节点。 3. 参照章节4.3，尝试增加R55电阻（100-300Ω）进行局部反馈补偿。
带载能力不足，提前进入CC模式	1. 电流采样不准（R1、R5、R7值或布局问题）。 2. 电缆补偿设置不当或未生效。 3. 负载开关QL或PCB走线过流能力不足。	1. 校准电流采样：在已知负载下，测量ISNS引脚电压，反推实际电流，调整R7以匹配设定值。 2. 确认芯片配置中电缆补偿已启用，并根据线缆阻抗设置合适的补偿值（mV/A）。 3. 检查QL的选型（Rds(on)）和PCB上电流路径的铜箔宽度与厚度，计算温升。
频繁进入保护重启	1. 过温保护（检查NTC电路）。 2. 过流保护（检查负载、采样）。 3. Vbus放电过慢导致安全重启超时。	1. 测量连接NTC的GPIO引脚电压，换算成温度。确保NTC安装位置能真实反映热点温度。 2. 用电流探头观察输出电流波形，看是否有异常尖峰或持续超限。检查OCP延迟配置。 3. 计算Vbus总电容和放电电阻RDISCH的RC时间常数，确保满足`t = -RC * ln(0.7/Vstart) < 100ms`。可适当减小RDISCH阻值或电容值。