i.MX RT1160硬件设计实战：时序、引脚配置与高速接口设计要点
1. 项目概述：从数据手册到硬件实战
做嵌入式硬件设计，尤其是用到像NXP i.MX RT1160这类高性能跨界处理器时，最让人头疼的往往不是写代码，而是确保硬件能“跑起来”并且“跑得稳”。数据手册里动辄上百页的电气特性、时序图和引脚分配表，常常让工程师望而生畏。但这些东西恰恰是硬件稳定性的基石，特别是接口时序和引脚配置，它们直接决定了你的板子能否正常启动、存储是否可靠、网络通信是否顺畅。
我最近在为一个工业网关项目选型和设计核心板，主控用的就是i.MX RT1160。在啃完几百页的Datasheet和Reference Manual后，我深刻体会到，看懂时序图和引脚表，不是目的，而是手段。真正的挑战在于，如何将这些冰冷的参数转化为PCB布局布线时的具体约束，以及软件驱动配置时的寄存器值。比如，eMMC接口跑在HS400模式下，时钟频率高达200MHz，数据在时钟的上升沿和下降沿都要采样，这对信号完整性的要求极为苛刻。再比如，启动模式配置错了，芯片可能连最基本的BootROM都执行不了，更别说跑你的应用了。
这篇文章，我就结合自己的踩坑经验，把i.MX RT1160数据手册里关于eMMC/SD卡接口时序、以太网控制器（ENET）AC电气规格以及启动模式下的引脚配置这三个最核心、也最容易出问题的部分，掰开揉碎了讲清楚。我会重点解释这些时序参数背后的物理意义，以及它们如何影响你的硬件设计决策，并提供一些从原理图到PCB的实战注意事项。无论你是正在评估RT1160，还是已经画好了板子正在调试，希望这些内容都能帮你避开一些潜在的“大坑”。
2. 核心思路解析：为什么时序与配置如此关键
在深入细节之前，我们有必要先建立一个大图景：为什么我们要如此关注这些时序参数和引脚状态？
2.1 时序的本质：数字世界的“握手”协议
你可以把处理器和外部设备（如eMMC芯片、PHY芯片）的通信，想象成两个人用摩斯电码对话。时钟信号（CLK）就是那个规律响应的节拍器，数据信号（DATA）就是在每个节拍上传递的信息。时序规范，就是一套精确的“对话规则”。
- 建立时间（tISU）：好比说话者必须在节拍器“嘀”声到来之前的某个最短时间（例如2.4ns）就把信息准备好并稳定保持。如果准备晚了，听者（处理器）在“嘀”声时刻采样时，可能听到的是不稳定的、正在变化的信息，导致误判。
- 保持时间（tIH）：信息在“嘀”声之后，还必须再保持稳定一段时间（例如1.2ns），确保听者有足够的时间可靠地读取。如果撤得太快，听者可能还没读完信息就变了。
- 输出延迟（tOD）：这是说话者（处理器）自身的“反应时间”。从它内部决定发出信息，到信息实际出现在引脚上，需要一段时间。这个时间必须可控且在规定范围内，否则会侵占接收方的建立或保持时间窗口。
当通信速率很低时（比如几MHz），这些时间要求非常宽松，几乎怎么连都能工作。但当速率提升到几十、上百MHz，甚至使用DDR技术后，每个时钟周期被压缩到纳秒级别（例如200MHz对应5ns周期），留给建立和保持时间的余量就变得极其微小。此时，PCB上的每一毫米走线长度、每一个过孔、电源上的每一毫伏噪声，都可能成为压垮骆驼的最后一根稻草，导致间歇性的数据错误。这就是为什么高速设计必须严格遵循时序规范，并通过仿真和测量来验证。
2.2 启动配置：处理器的“开机自检指令”
i.MX RT1160上电后，第一件事不是执行你的程序，而是执行芯片内部固化的BootROM。BootROM会读取一组特定的引脚（BOOT_MODE[1:0]和BT_CFG[11:0]）的电平状态，这个状态决定了处理器去哪里寻找第一段可执行代码（比如从SD卡、QSPI Flash、USB还是UART）。这就像电脑的BIOS设置启动顺序。
这些引脚通常通过电阻上拉或下拉到固定的电平（3.3V或GND）。如果在PCB设计时，这些引脚被错误地复用为其他功能，或者上下拉电阻值选择不当、布局太远受到干扰，就可能导致启动模式识别错误。最糟糕的情况是，芯片无法从任何设备启动，直接“变砖”。因此，理解并正确配置这些引脚，是硬件设计的第一步，也是确保后续所有开发调试工作能开展的前提。
2.3 引脚复用：资源紧张的平衡艺术
i.MX RT1160功能强大，但引脚数量有限（例如14x14mm BGA封装有289个球）。一个物理引脚往往可以复用为几十种不同的功能，比如一个引脚可以是GPIO、UART的TX、I2C的SDA，也可以是eMMC的某一位数据线。芯片通过IOMUXC（IO复用控制器）和对应的Pad配置寄存器来决定每个引脚在当前时刻的具体角色。
在启动阶段，BootROM会根据选定的启动设备，强制将相关引脚配置为对应的功能模式（即Datasheet中Boot Device Interface Allocation表格里的“ALT”模式）。这意味着，即使你在软件里后来想把这些引脚用作其他用途，在启动瞬间它们已经被占用。如果你的电路设计（比如将启动相关的SDIO_DATA0线同时连接了其他器件）与这个强制配置冲突，就可能造成信号冲突，轻则启动失败，重则损坏器件。
因此，硬件设计时必须通盘考虑：
- 你计划用什么设备启动？（决定了一组引脚被固定占用）
- 这些被占用的引脚，在你的应用后期是否需要复用为其他功能？如果需要，电路上能否兼容？（例如，通过0欧姆电阻隔离）
- 其他未被启动占用的引脚，如何根据你的外设需求（以太网、显示屏、摄像头等）合理分配，避免冲突？
3. eMMC/SD卡接口时序详解与设计要点
i.MX RT1160的uSDHC（Ultra Secured Digital Host Controller）模块支持eMMC 5.1/5.0/4.5/4.41和SD 3.0协议。其性能跨越多个等级，从基础的3.3V SDR到高速的1.8V HS400，时序要求差异巨大。
3.1 关键时序参数解读
我们以Datasheet中的表格为例，拆解几个核心参数：
表：eMMC4.4/4.41/SD3.0接口时序规格（部分）
| ID | 参数 | 符号 | 最小值 | 最大值 | 单位 | 说明 |
|---|---|---|---|---|---|---|
| SD1 | 时钟频率 (eMMC DDR) | fPP | 0 | 52 | MHz | DDR模式下的时钟频率上限。 |
| SD2 | uSDHC输出延迟 | tOD | 2.8 | 6.8 | ns | 从时钟边沿到数据有效的最大/最小延迟。这是PCB布线等长补偿的关键依据。 |
| SD3 | uSDHC输入建立时间 | tISU | 2.4 | — | ns | 数据在时钟边沿前必须稳定的最短时间。 |
| SD4 | uSDHC输入保持时间 | tIH | 1.2 | — | ns | 数据在时钟边沿后必须继续保持稳定的最短时间。 |
- 对SD2 (tOD)的深度理解：这个参数定义了处理器作为主机发送数据时，数据相对于时钟边沿的延迟范围。在PCB设计时，我们通常追求时钟线与数据线等长，目的是让时钟和数据的传输延迟一致，同时到达接收端（eMMC芯片）。但
tOD告诉我们，即使做到了绝对等长，数据也会比时钟晚2.8到6.8ns才有效。因此，更精确的设计目标是：数据线的走线长度应比时钟线略长，其对应的延时差应落在tOD的范围内（例如目标3.5ns），以优化时序裕量。许多硬件工程师会忽略这个参数，简单追求等长，其实埋下了时序紧张的隐患。 - 对SD3/SD4 (tISU/tIH)的深度理解：这两个参数定义了eMMC芯片发送数据时需要满足的时序。它约束的是eMMC芯片本身的性能。作为主机设计者，我们需要确保PCB走线造成的时钟偏斜（Skew）不会吃掉eMMC芯片提供的建立和保持时间窗口。如果时钟线太长，时钟到达eMMC的时间晚，eMMC发出的数据相对这个“迟到”的时钟，建立时间就可能不足。
3.2 高速模式（HS200/HS400）的挑战
HS200和HS400模式将接口电压从3.3V降至1.8V，并大幅提升时钟频率（HS200最高200MHz，HS400使用双沿采样等效400Mbps）。Datasheet中HS400的时序图显示，它引入了数据选通信号（Strobe）来同步数据采样，而不是仅仅依赖时钟。
- HS400的关键变化：
- 时钟（CLK）仅用于命令响应，数据读写使用独立的数据选通（DQS）信号。
- 数据（DAT[7:0]）与DQS信号中心对齐（在DQS的上升沿和下降沿采样数据）。这就要求DQS与数据组内的走线长度必须严格匹配，且DQS与CLK之间也需要一定的时序关系。
- 时序表中出现了
SD4/SD5（输出偏移）和SD6/SD7（输入偏移）等参数，专门用于描述DQS与数据之间的对齐关系。
3.3 硬件设计实战指南
- 电源与电压切换：如果设计需要支持HS200/HS400，你的eMMC芯片必须支持1.8V I/O。电路上需要提供一套1.8V的电源（NVCC_SDx），并通过uSDHC模块的
VSELECT引脚或寄存器配置，在初始化过程中完成3.3V到1.8V的切换。务必确认你选用的eMMC芯片支持电压切换，并且其电源引脚与处理器的VCCQ电源是同一网络。 - PCB布局布线黄金法则：
- 阻抗控制：SD/eMMC接口的所有信号线（CLK, CMD, DATA[7:0], DQS）必须做50Ω±10%的单端阻抗控制。
- 等长匹配：
- 同组等长：对于eMMC，通常将CLK、CMD、DATA0-7分为一组。组内所有信号线的长度差应控制在±50 mil（约1.27mm）以内。对于HS400模式，DQS与它对应的数据组（如DATA0-3或DATA4-7）的等长要求更为严格，建议控制在±20 mil以内。
- 时钟优先：在满足
tOD要求的前提下，时钟线（CLK）和数据选通线（DQS）应尽可能短，并避免打过孔。它们是最关键的时序参考信号。
- 参考平面：所有信号线下方必须有完整、连续的GND参考平面，避免跨分割，以减少回流路径阻抗和信号串扰。
- 串行电阻：在处理器端的CLK和CMD信号上，通常建议串联一个22Ω到33Ω的小电阻，位置尽量靠近处理器引脚。这有助于减少信号过冲和振铃，改善信号质量。数据线一般不需要。
- 去耦电容：在处理器和eMMC芯片的电源引脚附近，必须放置足够数量、容值搭配合理的去耦电容（如10uF + 0.1uF + 0.01uF），确保高速开关电流下的电源纹波足够小。这是保证信号眼图张开度的基础。
实操心得：调试eMMC不识别或传输错误时，第一步永远是用示波器测量CLK和CMD信号。确保CLK频率和幅值正确，CMD信号在读写时有清晰的波形。如果问题出现在高速模式，很可能是PCB布线问题。此时，可以尝试在软件驱动中降低时钟频率（例如从HS400降到HS200），如果问题消失，基本可以锁定是信号完整性问题。
4. 以太网控制器（ENET）时序与引脚配置
i.MX RT1160的ENET模块支持MII、RMII和RGMII三种常用接口模式，用于连接外部PHY芯片。
4.1 模式选择与时序要点
- MII（Media Independent Interface）：经典接口，需要14根信号线（TXD[3:0], RXD[3:0], TX_CLK, RX_CLK, TX_EN, RX_DV, CRS, COL等）。时钟为25MHz。时序上主要关注
M1/M2（接收建立/保持时间）和M5/M6（发送无效/有效时间），通常PHY芯片都能轻松满足，布线要求相对宽松。 - RMII（Reduced MII）：简化接口，仅需7根信号线（REF_CLK, TXD[1:0], RXD[1:0], TX_EN, CRS_DV）。时钟为50MHz，且需要连续、稳定的50MHz±50ppm参考时钟（由外部晶振、处理器或PHY提供）。这是最易出问题的点，时钟质量直接决定链路能否建立。
- RGMII（Reduced Gigabit MII）：用于千兆以太网。它在上升沿和下降沿都传输数据，将数据线减少到4根（TXD[3:0], RXD[3:0]），但引入了新的挑战——时钟与数据的对齐。为了在接收端满足建立保持时间，RGMII规范要求发送端（TX）数据与时钟边沿对齐，而接收端（RX）则需要时钟相对数据有延迟。
4.2 RGMII时序的深度解析与硬件实现
Datasheet中RGMII的时序表是硬件设计的核心：
表：RGMII信号切换规格（关键参数）
| 符号 | 描述 | 最小值 | 最大值 | 单位 | 说明 |
|---|---|---|---|---|---|
| TskewT | 发送端数据对时钟偏移 | -500 | 500 | ps | TX模式下，数据与时钟的延时差。 |
| TskewR | 接收端数据对时钟偏移 | 1.0 | 2.6 | ns | RX模式下，时钟相对数据的延迟。这是PCB设计必须实现的！ |
| Tcyc | 时钟周期 (1000Mbps) | 7.2 | 8.8 | ns | 对应125MHz时钟频率。 |
- TskewR= 1.0~2.6ns 意味着什么？这意味着，为了确保PHY芯片能正确采样处理器发送过来的数据，传输到PHY芯片RX端的时钟线（RXC），必须比数据线（RXD[3:0]）长一段距离，使得时钟比数据晚到1.0到2.6纳秒。
- 在FR4板材上，信号传播速度约为6 inch/ns（约150mm/ns）。
- 因此，你需要将RXC走线比RXD[3:0]走线额外加长 6 inch * 1.0 ns = 6 inch（约150mm）到 6 inch * 2.6 ns = 15.6 inch（约396mm）。
- 这是一个非常可观的长度差！直接在PCB上绕蛇形线实现如此大的延迟是不现实的，也会引入巨大损耗。
4.3 硬件设计实战指南
RGMII延迟的实现方案：
- 方案A：PCB绕线延迟（传统，不推荐）：如上计算，需要绕很长的线，难以实现且信号质量差。
- 方案B：使用带内部延迟的PHY芯片（主流方案）：大多数现代千兆PHY芯片（如Microchip的KSZ9031、Realtek的RTL8211F）都集成了RGMII时钟延迟电路。你只需要在PHY芯片的配置（通过strap引脚或MDIO管理接口）中使能“RX Clock Internal Delay”功能。PHY芯片会在内部将接收到的时钟延迟约1.5~2ns，这样你就不需要在PCB上做长度补偿了，只需要保证组内等长即可。这是目前绝对的主流和推荐做法。
- 方案C：处理器内部延迟：部分处理器（包括i.MX RT1160）的IOMUXC模块也支持对RGMII接口的时钟和数据线进行可编程延迟（通过
IOMUXC_GPR寄存器）。你可以在软件中配置，在处理器引脚内部增加延迟。这提供了另一种灵活性，但通常作为辅助或调试手段。
PCB布局布线要点：
- 阻抗控制：RGMII所有信号线需做50Ω单端阻抗控制。
- 等长匹配：
- 将TXC, TXD[3:0], TX_CTL分为一组。
- 将RXC, RXD[3:0], RX_CTL分为另一组。
- 组内所有信号线长度差控制在±100 mil（2.54mm）以内。如果PHY芯片支持内部延迟，则RXC不需要特意加长。
- 时钟信号：REF_CLK（RMII）或TXC/RXC（RGMII）必须远离噪声源，并保证参考平面完整。建议在时钟线串联一个小电阻（22Ω-33Ω）。
- MDC/MDIO：这两根管理接口的走线可以稍宽松，但也要避免与高速数据线平行过长，以防干扰。
电源与隔离：PHY芯片的模拟电源（AVDD）和数字电源（DVDD）要分开，并用磁珠或0Ω电阻隔离。连接处理器和PHY的差分数据对（TX±/RX±）需要经过网络变压器（Magnetics）进行隔离和阻抗匹配，这是以太网标准的强制要求。
注意事项：选择PHY芯片时，务必查阅其数据手册，确认其RGMII接口是否支持内部时钟延迟（通常称为“RGMII ID”模式）。并检查其strap引脚配置或软件配置方法，确保上电后该功能被正确启用。很多RGMII链路不通的问题，根源就在于这个延迟配置错误。
5. 启动模式配置与引脚分配实战
这是硬件设计的第一步，也是最容易犯错导致板子“变砖”的一步。
5.1 启动配置引脚详解
i.MX RT1160通过两个BOOT_MODE引脚和十二个BT_CFG引脚来决定启动行为。其优先级和状态由熔丝（Fuse）BT_FUSE_SEL决定。
BT_FUSE_SEL = 0（出厂默认，熔丝未烧写）：引脚配置优先。芯片上电复位时，会采样GPIO_LPSR_02/03（BOOT_MODE0/1）和GPIO_DISP_B1_06至GPIO_DISP_B2_05（BT_CFG[0:11]）这些引脚的电平，来决定启动模式。这是开发阶段最常用的方式，方便灵活。BT_FUSE_SEL = 1（熔丝已烧写）：熔丝配置优先。芯片忽略上述引脚的电平，直接从熔丝中读取启动配置。这是产品量产时的做法，用于固化启动行为，防止外界干扰。
表：关键启动配置引脚（BT_FUSE_SEL=0时有效）
| 引脚名称 | 默认状态 | 功能 | 设计要点 |
|---|---|---|---|
| GPIO_LPSR_02 | 内部35K下拉 | BOOT_MODE[0] | 与BOOT_MODE[1]组合，决定启动模式（如从内部BootROM、串行下载等）。 |
| GPIO_LPSR_03 | 内部35K下拉 | BOOT_MODE[1] | |
| GPIO_DISP_B1_06 | 高阻态 | BT_CFG[0] | 这些引脚的具体含义取决于BOOT_MODE。例如，在从FlexSPI NOR Flash启动时，它们可能用于配置Flash的位宽、频率等。必须通过外部电阻（通常4.7K~10K）拉高或拉低，不能悬空！ |
5.2 启动设备引脚分配
Datasheet中“Boot device interface allocation”章节列出了每种启动设备（FlexSPI1, SD1, NAND等）在启动时，BootROM会强制将哪些引脚配置为何种功能。这是硬件设计的“红线”。
以“Boot through FlexSPI1”（从QSPI Flash启动）为例，表格指出：
GPIO_SD_B2_00被强制配置为flexspi1.B_DATA[3](ALT 1)GPIO_SD_B2_01被强制配置为flexspi1.B_DATA[2](ALT 1)- ... 以此类推。
这意味着，在你的原理图上，这些引脚必须、且只能连接到你的QSPI Flash芯片对应的数据引脚上。你不能将它们同时连接到其他器件（如另一个SPI设备），否则在启动瞬间会发生信号冲突。
5.3 设计检查清单与避坑指南
- 确定启动方式：在原理图设计之初，就明确产品将使用哪种设备启动（例如，QSPI Flash）。这将锁定一组引脚。
- 查阅分配表：在Datasheet中找到对应的启动设备引脚分配表，将表中列出的所有引脚，在原理图中一一对应地连接到目标器件。
- 配置引脚电阻：根据你的启动需求，确定BOOT_MODE[1:0]和BT_CFG[11:0]需要什么电平。在原理图中，为这些引脚添加外部上拉或下拉电阻（推荐10kΩ）。即使芯片内部有弱上拉/下拉，外部强上拉/下拉也能增强抗干扰能力，确保电平稳定。这是无数血泪教训换来的经验！
- 检查引脚冲突：检查被启动设备占用的引脚，在你的应用后期是否需要用作其他功能（如GPIO、PWM等）。如果不需要，最好；如果需要，必须评估电路上能否通过0欧姆电阻、缓冲器或模拟开关进行隔离，并在软件初始化后期再切换复用功能。一个常见的做法是，将启动Flash的
CS（片选）引脚通过一个0欧姆电阻连接，调试阶段焊接，如果后期该引脚需复用，可移除电阻。 - 预留测试点：为BOOT_MODE和关键的BT_CFG引脚预留测试点，方便在板子不启动时测量其电平，快速定位问题。
- 电源时序考量：确保你的启动设备（如Flash、SD卡）的电源，在处理器上电复位完成、开始读取启动设备时，已经稳定建立。不稳定的电源可能导致读取失败。
常见问题排查：如果板子无法启动，首先测量BOOT_MODE引脚电平是否正确。然后，用示波器测量启动设备的时钟和数据线（如FlexSPI的SCLK），看BootROM是否发出了读指令（通常能看到规律的时钟脉冲）。如果没有，检查电源、复位、晶振等基础电路。如果有指令但无正确响应，检查Flash芯片的焊接、引脚连接，并确认BootROM配置的Flash类型、频率是否与你的硬件匹配（通过BT_CFG引脚设置）。
6. 引脚复用（IOMUX）配置的软件考量
硬件设计完成后，软件工程师需要根据你的原理图，正确配置IOMUX。虽然BootROM在启动阶段会强制配置一部分引脚，但进入你的应用程序后，你需要重新初始化所有用到的外设引脚。
6.1 配置流程与要点
- 查阅参考手册：
i.MX RT1160 Reference Manual中的IOMUXC章节是圣经。它为每个引脚列出了所有可选的复用功能（ALT0-ALT9等）及其对应的寄存器位域。 - 使用配置工具：强烈建议使用NXP官方提供的MCUXpresso Config Tools或I.MX RT PinTool。这些图形化工具可以让你直观地选择引脚功能，自动检测冲突，并生成初始化代码（C头文件或直接生成驱动代码），能极大减少手动查表和配置错误。
- 配置内容：每个引脚的配置通常包括：
- 复用功能选择（MUX_MODE）：选择这个引脚是GPIO、UART_TX还是SPI_SCK等。
- Pad配置（PAD Settings）：
- 驱动强度（DSE）：选择输出电流能力，高速信号（如RGMII）需要高驱动强度（如7档），低速信号可降低以减少噪声和功耗。
- 压摆率（SRE）：选择信号边沿的陡峭程度。高速信号需要快压摆率（Fast Slew Rate），低速或长线传输可选用慢压摆率以减少EMI。
- 上下拉（PUS）：配置内部上拉/下拉电阻。例如，I2C的SDA/SCL需要上拉，但外部已有上拉电阻时，内部上拉应禁用。
- 开漏（ODE）：I2C等总线需要配置为开漏模式。
- 时钟门控：在初始化一个外设（如UART、SPI）前，必须先通过CCM（Clock Controller Module）使能该外设的时钟。这是新手常犯的错误，配置了引脚却发现外设没反应，第一步就该检查时钟是否打开。
6.2 调试技巧
当某个外设不工作时，一个系统的排查顺序是：
- 检查电源和时钟：外设模块的电源（NVCC_*）是否正常？CCM中该外设的时钟是否使能？根时钟频率配置是否正确？
- 确认引脚配置：使用调试器读取
IOMUXC_SW_MUX_CTL_PAD_*和IOMUXC_SW_PAD_CTL_PAD_*寄存器，确认复用模式和Pad配置与你的预期一致。 - 检查信号波形：用示波器测量引脚上的实际信号。如果是输出引脚，在软件设置高低电平后，看电压是否变化。如果是输入引脚，看外部信号是否正确到达。
- 查阅勘误表（Errata）：到NXP官网下载芯片的最新勘误表文档。有些硬件问题或限制会在勘误表中说明，可能你需要调整配置或软件流程来规避。
7. 总结与个人体会
折腾i.MX RT1160这类高性能处理器的硬件设计，就像在微米尺度上搭建一座精密的桥梁。时序规范是这座桥梁的力学标准，引脚配置是它的施工蓝图。忽略任何一个细节，都可能导致桥梁在重压（高速数据流）下出现裂痕甚至坍塌。
我的体会是，硬件设计是一个“先收敛，后发散”的过程。前期必须严格收敛于数据手册的约束：时序计算、引脚分配、电源树设计、PCB叠层与阻抗规划。这个阶段容不得半点模糊和“大概可以”。一旦板子回来，问题往往都是“硬伤”，调试成本极高。
而后期调试和软件配置，则是一个发散思维、寻找线索的过程。示波器、逻辑分析仪是你的眼睛，数据手册和参考手册是你的地图。遇到问题，从最简单的电源、时钟、复位查起，再到引脚配置、驱动代码，最后才怀疑到PCB设计。养成保存每一版原理图和PCB的详细设计说明文档的习惯，里面记录所有关键决策（如为什么选这个电阻值、这段走线为什么这么长），这在几个月后回头排查问题时，价值连城。
最后，善用厂商工具和社区。NXP的MCUXpresso SDK、配置工具、应用笔记以及官方论坛，里面充满了前人的经验和官方工程师的解答。在开始画板子之前，多花点时间研究这些资源，往往能帮你避开那些经典的“坑”。硬件设计没有捷径，唯有对细节的敬畏和持续的积累。