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DSP56724/25 EMC配置实战：GPCM、SDRAM与UPM时序调优指南

news 2026/6/22 16:04:29

1. 项目概述与EMC核心价值

在嵌入式音频处理系统，尤其是像Freescale（现NXP）Symphony DSP56724/56725这类多核高性能DSP的设计中，外部存储器控制器（External Memory Controller, EMC）的角色，远不止是一个简单的“地址译码和信号驱动器”。它更像是整个系统数据吞吐的“交通总指挥”和“节奏大师”。为什么这么说？因为音频处理是典型的数据流密集型应用，无论是从外部Flash加载采样库，还是将多通道的PCM数据在片内SRAM和外部SDRAM之间进行乒乓缓冲，亦或是DSP核间共享数据的交互，都严重依赖外部存储器的访问效率和可靠性。EMC配置的优劣，直接决定了你的系统是能流畅处理192kHz/24bit的多轨音频，还是会在高负载下出现爆音、断流甚至数据错误。

很多人拿到芯片手册，看到EMC章节里密密麻麻的时序图、缩写寄存器（BRx, ORx, SDMR...）就感到头疼，往往选择拷贝一份“差不多能用”的配置，祈祷它能在自己的板子上工作。这种做法在低速或非实时系统中或许能蒙混过关，但在对时序抖动（Jitter）和延迟（Latency）极度敏感的音频处理领域，无疑是埋下了一颗定时炸弹。不稳定的存储器访问会导致DSP核心的等待周期（Wait State）不可预测，进而影响音频处理环路的最坏情况执行时间（WCET），这是实时系统的大忌。

因此，深入理解EMC，特别是其三大核心“机器”——通用片选机（GPCM）、同步动态随机存储器机（SDRAM Machine）和用户可编程机（UPMs）——的工作原理与配置方法，是从业者进行底层性能调优、解决棘手硬件兼容性问题的必修课。本文将以DSP56724/25的EMC模块为蓝本，结合手册中的关键时序图与寄存器描述，为你拆解GPCM的宽松时序控制、SDRAM的页管理与刷新策略，以及UPM的微指令编程实战。我们的目标不是复述手册，而是让你明白每一个配置位（Bit）在物理信号线上产生的实际效果，以及在不同应用场景下该如何权衡与选择。

2. EMC整体架构与核心寄存器解析

在深入各个“机器”的细节之前，我们需要建立一个顶层的视图。DSP56724/25的EMC是一个高度可配置的模块，它通过一套统一的寄存器接口，管理着与外部存储器通信的所有方面。其核心思想是“分而治之”：将外部存储空间划分为多个“块”（Bank），每个块可以独立配置为使用GPCM、SDRAM或UPM接口之一，并拥有独立的时序参数。

2.1 基础地址与块配置寄存器（BRx）

每个存储块（Bank 0-7）都对应一个基址寄存器（Base Register, BRx）。这是配置的起点。

  • BA (Base Address): 定义了这个存储块在处理器地址空间中的起始地址。例如，如果你希望将一块16MB的SDRAM映射到地址0x2000_0000，那么就需要将BRx的BA字段设置为相应的值。
  • V (Valid): 这是最重要的位之一。只有将此位置1，对应的存储块配置才会生效。手册中特别提到，Boot Chip-Select（LCS0）在复位后默认生效，直到你第一次写入OR0寄存器。如果你想使用LCS1-LCS7，必须先将BR0[V]写为0来禁用Bank 0，这是一个常见的踩坑点。
  • MSEL (Machine Select): 这个字段决定了该存储块使用哪种接口控制器。
    • 00: GPCM (通用片选机)
    • 01: SDRAM Machine
    • 10: UPMA (用户可编程机A)
    • 11: UPMB (用户可编程机B) - 注意，DSP56724/25通常有两个UPM。

2.2 选项寄存器（ORx）

如果说BRx定义了存储块的“位置和类型”，那么ORx就定义了它的“行为规则”，尤其是时序特性。每个存储块也有对应的ORx寄存器。

  • AM (Address Mask): 与BA共同作用，定义存储块的大小。它通过掩码的方式指定哪些地址位参与块选择。例如，一个16MB的块（2^24字节）需要将高8位地址作为块选择依据，相应的AM值就需要进行设置。
  • 关键时序控制位（对于GPCM和UPM尤其重要）：
    • SCY(Synchronous Cycle Length): 定义了在ACS=00（即地址、片选同时有效）模式下，从片选有效到第一个数据采样点之间的等待周期数。它直接影响访问速度。
    • ACS(Address to Chip-Select Setup): 控制地址信号（LAD）相对于片选信号（LCSx）的提前建立时间。ACS=00表示同时有效；ACS=10表示地址提前一个时钟有效；ACS=11表示地址提前两个时钟有效。这个参数对于满足某些存储器的地址建立时间（t_AS）要求至关重要。
    • TRLX(Relaxed Timing):宽松时序使能位。当置1时，会放宽对输出信号（如LWE, LOE, LCSx）的时序要求，通常会在这些信号的有效沿之前或之后增加半个时钟周期的裕量。这对于连接速度较慢或时序要求较宽松的外设非常有用，可以简化PCB布局的时序分析。
    • CSNT(Chip-Select Negation Time): 控制片选信号（LCSx）的无效时间。当CSNT=1时，在写周期中，LWE（写使能）和LCSx会比正常情况提前一个时钟周期无效。这在某些需要更早结束写入操作的存储器中需要。
    • EHTR(Extended Hold Time on Reads): 读访问扩展保持时间。当连接慢速存储器时，其数据总线驱动器在读取后关闭较慢，可能导致总线冲突。设置此位可以插入额外的空闲周期，为慢速设备提供关闭驱动器的缓冲时间。

2.3 SDRAM专用模式寄存器（SDMR）

当某个存储块配置为SDRAM模式时，SDMR寄存器提供了对SDRAM器件特定时序参数的精细控制。

  • PRETOACT(Precharge to Activate): 预充电到激活命令的最小间隔时钟数（t_RP）。
  • ACTTORW(Activate to Read/Write): 激活命令到读/写命令的最小间隔时钟数（t_RCD）。
  • CL(CAS Latency): CAS潜伏期，即从发出读命令到第一个数据出现在总线上的时钟周期数（2或3常见）。
  • WRC(Write Recovery Time): 写恢复时间，即最后一个数据写入到预充电命令之间的最小间隔（t_WR）。
  • RFRC(Refresh Recovery): 刷新恢复时间，执行一次自动刷新（Auto-Refresh）后，必须等待多少个时钟周期才能发起下一次激活或刷新命令。
  • BUFCMD: 外部命令缓冲使能。如果PCB上在控制信号（LSDRAS, LSDCAS等）路径上使用了缓冲器，引入了额外的延迟，则需要置位此位，并配合CRR寄存器中的BUFCMDC字段来增加额外的时钟周期补偿，以满足SDRAM的建立/保持时间。

理解这些寄存器是读懂后续时序图和进行编程配置的基础。它们就像是乐谱上的音符和节拍标记，EMC硬件则是忠实的演奏者，根据这些标记生成精确的波形。

3. 通用片选机（GPCM）深度解析与时序调优

GPCM是EMC中最基础、最常用的接口模式，主要用于连接异步静态存储器（SRAM）、ROM、Flash以及一些类似存储器接口的外设（如FPGA、CPLD等）。它的可配置性极高，但也因此带来了复杂的时序组合。

3.1 关键时序参数实战解读

手册中的图21-37至21-43是理解GPCM时序的钥匙。我们以图21-37 GPCM宽松时序读(XACS=0, ACS=1x, SCY=1, CSNT=0, TRLX=1) 为例，进行“信号级”的拆解：

  1. ACS=10与ACS=11的选择：这决定了地址（LAD）提前于片选（LCSx）多少个时钟周期有效。ACS=10（地址提前1周期）是常见设置，它为存储器提供了额外的地址建立时间。ACS=11（提前2周期）用于更苛刻的时序环境。图中展示了CLKDIV因子如何影响LCSx的断言时刻，但核心是地址提前有效这个特性。
  2. TRLX=1（宽松时序）的影响：这是本图的核心。注意观察LWE（写使能）和LOE（输出使能）信号。在TRLX=0（正常时序）下，这些信号通常在时钟上升沿发生跳变。而当TRLX=1时，它们的断言（变低有效）和否定（变高无效）可以发生在时钟周期的中间位置（即半周期处），这给了信号更多的稳定时间，对慢速设备更友好。图中SCY=1表示一个等待状态，TRLX=1则在这个等待周期内放宽了控制信号的边沿要求。
  3. CSNT=1的独特作用：结合图21-39和21-40看。在写周期中，当CSNT=1且TRLX=1时，LWE和LCSx的无效会提前一个时钟周期发生。这缩短了写脉冲的宽度。什么情况下需要这个？有些存储器定义写脉冲宽度（t_WP）是从片选有效开始到写使能无效结束。提前结束写使能，可以确保满足存储器对最小写脉冲宽度的要求，同时为数据保持提供更多时间。

实操心得：GPCM配置的“安全”与“性能”模式在项目初期调试硬件时，我强烈建议先将GPCM配置为最宽松的模式：TRLX=1,SCY设置一个较大的值（如3或4），ACS=11。这能最大程度保证在各种PCB布线差异下，读写操作的基本可靠性。在系统稳定运行后，再逐步收紧时序参数（减小SCY，尝试ACS=10或00，最后尝试TRLX=0），同时用逻辑分析仪抓取实际波形，对照存储器数据手册的时序参数（如t_AVQV, t_WC, t_OE）进行验证，从而在可靠性和性能之间找到最佳平衡点。盲目追求高性能（低SCY）是硬件不稳定的主要根源之一。

3.2 读后写与写后读的总线周转

图21-41到21-43揭示了另一个关键概念：总线周转（Bus Turnaround）和扩展保持时间（Extended Hold Time）。

  • 总线周转：当总线从读操作（DSP为输入）切换到写操作（DSP为输出）时，必须插入空闲周期，以防止数据总线冲突。EMC会自动插入这个周期。
  • EHTR的作用：如图21-42所示，当EHTR=1时，在一个读访问之后，EMC不仅会插入自动的总线周转周期，还会额外插入一个“扩展保持”周期。这是为了照顾那些从输出数据到关闭三态驱动器比较慢的存储器。如果你发现连续读-写操作时，写的数据偶尔出错，而单纯增加SCY无效，那么很可能就是总线冲突问题，启用EHTR往往是解决方案。

3.3 Boot Chip-Select的特殊性

Bank 0（对应LCS0）在复位后具有特殊的“Boot”模式。此时，无论BR0/OR0的配置如何，任何EMC访问都会导致LCS0有效。这确保了系统可以从挂在LCS0上的Boot ROM或Flash中安全地读取启动代码。这是一个非常重要的安全机制。只有当软件第一次对OR0寄存器进行写操作后，LCS0才会转变为受BR0/OR0控制的普通片选。这意味着你的启动代码在初始化EMC、重映射内存之前，不能访问除Bank 0区域之外的其他外部存储器地址，否则会导致意外的总线访问。

4. SDRAM接口机：页管理、刷新与高性能配置

SDRAM以其高容量和相对高速的特性，成为DSP系统中存放大量音频数据、系数表的首选。但SDRAM的复杂性远高于SRAM，其配置是EMC使用的难点。

4.1 SDRAM初始化序列：不可省略的“开机仪式”

手册21.4.3.2节明确给出了上电初始化序列。这是一个必须严格、完整执行的过程，任何偷懒都会导致SDRAM工作不稳定。

  1. 预充电所有存储体（PRECHARGE-ALL-BANKS）：将SDRAM内部的所有存储体置于空闲状态。
  2. 执行8次自动刷新（AUTO-REFRESH）：这是为了稳定SDRAM内部的电容器，是器件规范的要求。必须足8次。
  3. 设置模式寄存器（MODE-SET）：通过此命令，将SDMR[CL]（CAS延迟）和突发长度（固定为8，由EMC决定）等参数写入SDRAM芯片。

这个序列是通过向SDMR寄存器的OP字段写入特定命令码，然后对SDRAM地址空间进行一次“哑”读写来触发的。在初始化完成前，绝对不能进行任何实际的数据访问。

4.2 页命中与页管理策略

SDRAM的性能优势很大程度上来自于“页模式”（Page Mode）。当访问同一“行”（Row）内的不同“列”（Column）时，可以省去耗时的“预充电-激活”过程，直接进行读/写，这称为“页命中”（Page Hit）。EMC硬件支持最多管理4个打开的页（每个SDRAM器件一个）。

页管理策略（ORx[PMSEL]）：

  • PMSEL = 0（默认）：当总线空闲时，EMC会自动发出PRECHARGE-ALL-BANKS命令关闭所有打开的页。这是最保守的策略，可以避免页保持打开过久导致的数据丢失风险，但可能损失一些性能。
  • PMSEL = 1：总线空闲时，EMC不会自动关闭打开的页。这可以提升对同一行的连续访问性能，但需要软件确保在适当的时候（如任务切换、进入低功耗模式前）手动管理页的关闭。

页缺失（Page Miss）与冲突处理： EMC硬件会自动处理页冲突。如果下一次访问的页不在当前打开的页中（页缺失），或者访问的是另一个SDRAM器件，控制器会先发出PRECHARGE命令关闭旧页，再ACTIVATE新页。这个过程会产生固定的延迟（由PRETOACT和ACTTORW参数决定）。因此，优化软件的数据布局，让连续访问的数据尽量位于SDRAM的同一行内，是提升SDRAM有效带宽的关键。

4.3 关键时序参数计算与配置

SDRAM数据手册会给出以纳秒（ns）为单位的时序参数，而EMC配置的是时钟周期数。因此，换算是核心步骤。

计算示例： 假设系统总线时钟LCLK频率为100MHz（周期10ns），连接一片SDRAM，其数据手册要求：

  • t_RP(预充电时间) = 20 ns
  • t_RCD(行到列延迟) = 20 ns
  • t_CL(CAS延迟) = 20 ns
  • t_WR(写恢复时间) = 15 ns

那么，EMC寄存器需要配置的最小周期数为：

  • SDMR[PRETOACT]= ceil(t_RP / T_clk) = ceil(20ns / 10ns) =2个周期
  • SDMR[ACTTORW]= ceil(t_RCD / T_clk) = ceil(20ns / 10ns) =2个周期
  • SDMR[CL]= ceil(t_CL / T_clk) = ceil(20ns / 10ns) =2个周期(对应CL=2)
  • SDMR[WRC]= ceil(t_WR / T_clk) = ceil(15ns / 10ns) =2个周期

注意事项：裕量与稳定性上述计算得到的是理论最小值。在实际系统中，必须考虑时钟抖动、PCB走线延迟、信号完整性等因素。一个稳健的做法是在理论最小值上增加1个甚至2个时钟周期的裕量。例如，将PRETOACT和ACTTORW配置为3。虽然这会略微降低带宽，但能极大提高系统在高温、低温、电压波动等恶劣条件下的稳定性。对于音频处理这种对连续性要求极高的应用，稳定性远比极限带宽重要。

4.4 刷新机制与低功耗管理

SDRAM需要定期刷新以保持数据。EMC提供了自动刷新（AUTO-REFRESH）和自刷新（SELF-REFRESH）两种机制。

  • 自动刷新：由EMC内部的刷新定时器（由SRT和MRTPR[PTP]控制）定期产生刷新请求。刷新请求有低优先级和高优先级两级。如果存储器控制器忙，低优先级请求会被延迟；如果连续延迟超过阈值，则会升级为高优先级请求，强制插入刷新操作。必须确保SRT设置的刷新间隔小于SDRAM器件要求的最大刷新间隔（通常为64ms）。
  • 自刷新：通过SDMR[OP]发送SELF-REFRESH命令，SDRAM进入自刷新模式，此时可以关闭控制器时钟以节能。退出自刷新后，必须等待至少200个总线周期，才能进行正常的读写操作。这是SDRAM器件的要求，手册中明确强调，必须遵守。

一个重要的冲突：手册21.4.4.1.2节末尾警告，不能同时启用SDRAM的刷新和UPM的刷新定时器。系统设计者必须二选一。在混合使用SDRAM和UPM控制设备的系统中，通常选择使用EMC的SDRAM刷新机制来管理SDRAM，而UPM控制的设备（如异步SRAM）则不使用其刷新功能，或通过软件定时刷新。

5. 用户可编程机（UPM）的微指令编程实战

UPM是EMC中最灵活也最复杂的部分，它本质上是一个由64x32位RAM阵列驱动的可编程状态机。你可以为不同的访问类型（单次读/写、突发读/写）和特殊操作（刷新、异常处理）编写独立的“微程序”（Pattern），从而生成几乎任意波形，以适配各种非标准或专用存储器接口，如DDR（伪）、NOR Flash的突发模式、FPGA定制接口等。

5.1 UPM RAM阵列与模式寄存器（MxMR）

UPM的64个RAM字，每个字控制一个总线时钟周期内所有可编程信号（LGPL[5:0]和LCSx）的输出值，以及状态机的跳转逻辑。MxMR寄存器是控制UPM操作的核心。

  • MxMR[OP]：操作模式。
    • 00: 正常模式（响应内存访问请求）。
    • 01:写RAM阵列模式。用于向UPM RAM中写入微指令。
    • 10: 读RAM阵列模式。用于从UPM RAM中读取微指令，用于调试。
    • 11:运行命令（RUN）模式。用于执行存储在RAM中任意位置的特定微程序序列，常用于器件初始化（如发送SDRAM的MODE-SET命令）或特殊操作。
  • MxMR[MAD]：当OP=01或10时，指定要读写的RAM地址。当OP=11时，指定要运行的微程序的起始地址。
  • MxMR[RFEN]：使能该UPM的刷新定时器请求。

5.2 编写一个UPM微程序：以异步SRAM单次写为例

假设我们要为一块异步SRAM编写一个单次写（WSS）的微程序。我们需要定义几个关键周期：

  1. 周期0（起始）：输出地址（通过AMX字段控制LAD为地址），并断言片选LCSx和写使能LGPLx（模拟LWE）。
  2. 周期1：保持片选和写使能有效，将LAD切换为数据输出。
  3. 周期2：撤销写使能，数据保持。
  4. 周期3：撤销片选，结束周期。需要在这个RAM字中设置UTA（Transfer Acknowledge，传输应答）位，表示单次传输完成。同时设置LAST位，表示这是该模式的最后一个周期。

每个32位RAM字的格式控制着LGPL信号、LCSx信号、LAD总线方向、是否等待外部UPWAIT信号以及是否产生UTA和跳转到LAST状态。编程UPM RAM是一个精细活，手册21.4.4.2节给出了详细的步骤，其核心是**“配置-写入-等待-验证”**的循环。

5.3 UPM编程的详细步骤与避坑指南

手册中的编程步骤看似繁琐，但每一步都是为了确保在异步总线上操作的可靠性。这里提炼出关键点：

写入UPM RAM的流程（对应手册步骤）：

  1. 设置MxMR[OP]=01，MxMR[MAD]=目标地址。
  2. 将想要写入的32位微指令值写入MDR寄存器。
  3. 关键一步：读取MDR寄存器。这不是为了获取数据，而是为了确保对MDR的写操作已经完成。因为处理器写缓冲的存在，直接进行下一步可能会导致数据错误。
  4. 执行一次“哑”写操作（对映射到该UPM的存储地址进行写访问）。这个写操作本身的数据无关紧要，它触发UPM将当前MDR中的值写入MAD指定的RAM位置。
  5. 循环读取MxMR[MAD]，直到发现其值自动递增（表示上一次写操作完成），才能进行下一个地址的编程。

为什么需要这么麻烦？因为UPM的RAM阵列是它的“程序存储器”，编程过程必须严格同步，避免在微指令序列执行到一半时被修改，导致不可预测的总线行为。这个“读回-等待”的模式是确保编程原子性和顺序性的关键。

使用RUN命令执行特殊序列： 例如，你想通过UPMA来控制一个需要特殊初始化序列的设备（比如一个CPLD）。你可以：

  1. 将初始化序列的微指令编写到UPM RAM中一段空闲区域（例如地址0x40）。
  2. 设置MxMR[OP]=11，MxMR[MAD]=0x40。
  3. 对UPMA管理的地址空间执行一次“哑”写操作。UPM就会从0x40开始执行你编写的微程序，直到遇到LAST位被设置的RAM字。 这个功能非常强大，可以用来产生任何自定义的波形序列。

6. 系统集成、调试与常见问题排查

将GPCM、SDRAM和UPM配置好后，集成到系统中仍可能遇到问题。以下是一些实战中总结的排查思路和技巧。

6.1 问题排查速查表

现象可能原因排查步骤与解决方案
系统启动后，读取Boot ROM失败，无法运行1. Boot Chip-Select (LCS0) 时序不匹配。
2. 复位后Bank 0默认配置与Boot ROM器件要求不符。		1. 检查Boot ROM的数据手册，确认其最慢的访问时间。
2.在启动代码的最开始，不要急于配置EMC。先使用芯片复位后GPCM的默认宽松时序（通常TRLX=1,SCY较大）。
3. 确保Boot ROM连接在LCS0上，并且地址映射正确。
SDRAM数据读写不稳定，随机出错1. 初始化序列不完整或错误。
2. 时序参数（CL, t_RCD, t_RP等）配置过紧，未留裕量。
3. 刷新间隔设置错误或刷新被意外禁用。
4. PCB信号完整性问题（时钟、地址、数据线）。		1.确认8次AUTO-REFRESH和MODE-SET命令已正确执行。可以在初始化代码中每一步后添加标志进行验证。
2.增加时序参数（PRETOACT,ACTTORW,WRC）的时钟周期数，增加系统稳定性裕量。
3. 计算并核对SRT寄存器值，确保刷新率高于SDRAM要求的最低值（如64ms内完成8192次刷新）。
4. 使用示波器或逻辑分析仪检查SDRAM时钟是否干净，数据/地址线是否有过冲、振铃。确保电源稳定。
连续进行读-写或写-读操作时，偶尔出现数据错误1. 总线周转时间不足，导致总线冲突。
2. 慢速存储器关闭输出缓冲器的时间（t_OEZ）过长。		1. 对于GPCM设备，尝试启用ORx[EHTR]（扩展读保持时间）。
2. 对于所有设备，确保在背对背的不同方向访问之间，有足够的空闲周期（可通过增加SCY或软件插入NOP实现）。
3. 检查PCB上数据总线的上下拉电阻是否合适，避免总线浮空。
使用UPM控制的设备工作不正常1. UPM RAM微指令编写错误，时序波形不符合设备要求。
2. UPM编程流程错误，导致微指令未正确写入RAM阵列。
3.UPWAIT信号握手问题。		1.用逻辑分析仪抓取UPM控制下的实际波形，与设备数据手册的时序图逐周期对比。这是调试UPM最有效的方法。
2.严格遵循手册21.4.4.2节的编程序列，特别是“写MDR -> 读MDR -> 哑操作 -> 等待MAD递增”这个循环。
3. 如果使用了UPWAIT，检查该信号的电平、同步以及UPM RAM字中WAEN位的设置是否正确。
系统在高负载或低温/高温下出现访问错误1. 时序参数裕量不足。
2. SDRAM刷新率在温度变化时可能需调整（某些工业级SDRAM有温度补偿刷新功能，需软件配合）。
3. 电源完整性下降。		1.进行高低温测试，并在极端温度下收紧/放松时序参数，找到安全窗口。
2. 监控系统核心电压和SDRAM I/O电压在动态负载下的波动情况，确保在容差范围内。
3. 考虑在软件中增加对关键存储区的定期CRC校验，以检测软错误。

6.2 调试工具与技巧

  1. 逻辑分析仪是你的最佳朋友：配置一个复杂的EMC接口，没有逻辑分析仪几乎等同于盲人摸象。你需要抓取LCLK,LCSx,LAD,LWE,LOE,LSDRAS,LSDCAS等关键信号，将实际波形与手册时序图、器件数据手册时序图进行精确比对。测量建立时间、保持时间、脉冲宽度等关键参数。
  2. 软件仿真与调试：在硬件准备好之前，可以利用处理器模拟器或ISS（指令集仿真器）来验证EMC的配置代码逻辑是否正确，特别是SDRAM初始化序列和UPM编程流程。
  3. 内存测试模式：编写全面的内存测试程序，如Walking 1/0测试、地址线测试、数据总线测试、噪声测试等。这不仅能发现问题，还能帮助定位问题是出在地址线、数据线还是控制信号上。
  4. 循序渐进法：不要试图一次性配置好所有参数。先从最保守、最宽松的配置开始（高SCY，TRLX=1， SDRAM参数加大裕量），确保最基本的读写功能正常。然后逐步收紧参数，每改变一个参数，就运行一次内存测试，观察系统稳定性。

配置DSP56724/25的EMC是一个需要耐心和细致的工作，它融合了对硬件时序的深刻理解、对寄存器功能的精确掌握以及严谨的调试方法。这个过程没有捷径，但一旦你掌握了它，就相当于握住了让嵌入式音频系统性能飞驰的缰绳。记住，在实时音频系统中，稳定可靠的存储器访问，是纯净音质的基石。

http://www.jsqmd.com/news/1062153/

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