双稳态触发器
双稳态触发器可以从多个维度进行细分。这些细分维度包括逻辑功能、触发方式、电路结构等。
为了构建完整、准确的理解，可以按以下三个层次进行分类：
1. 按逻辑功能（输入/输出行为）细分
这是按“触发后输出如何变化”来划分的，最常见：
| 类型 | 输入端数量 | 核心逻辑关系 | 典型应用 |
|---|---|---|---|
| RS触发器 | S（置位）、R（复位） | S=1 置0，R=1 置1；禁止 S=R=1 状态（不确定）。 | 基本存储单元、按键消抖。 |
| D触发器 | D（数据） | 时钟有效沿到来时，输出 Q = D（跟随输入）。 | 数据寄存器、移位寄存器、分频、同步电路。 |
| JK触发器 | J、K | 功能最全：J=K=0 保持；J=1,K=0 置1；J=0,K=1 置0；J=K=1 翻转（弥补RS的禁止状态）。 | 计数器、时序逻辑、通用万能触发器。 |
| T触发器 | T（翻转控制） | T=0 保持；T=1 翻转（T' 触发器即 T=1 固定翻转，直接用作 2 分频）。 | 二进制计数器、分频器。 |
2. 按触发方式（时钟敏感方式）细分
这是按“何时采样输入”来划分的，直接影响时序特性：
| 类型 | 敏感信号 | 特性说明 |
|---|---|---|
| 电平触发（锁存器，Latch） | 使能信号电平（高电平或低电平） | 在使能信号有效期间，输出随输入变化；使能无效时锁存。这属于锁存器（Latch），与边沿触发的触发器（Flip-flop）有区别。 |
| 边沿触发（正沿/负沿） | 时钟上升沿或下降沿 | 仅在时钟边沿瞬间采样输入，其余时间输出保持不变。这是数字设计中绝对主流的存储单元形式。 |
| 主从触发（Master-Slave） | 分两级锁存 | 由两个锁存器级联构成，在时钟高电平期间采集数据，低电平期间输出，可有效避免“空翻”。 |
3. 按电路结构（内部实现）细分
这是按“如何物理构造”来划分的：
| 结构类型 | 构成方式 | 备注 |
|---|---|---|
| 基本RS触发器 | 由两个与非门或或非门交叉耦合构成。 | 锁存器的基础，无时钟。 |
| 时钟同步触发器 | 在基本RS前加时钟控制门。 | 可演变为电平触发的D锁存器。 |
| 主从触发器 | 两个锁存器串联（主+从），相位相反。 | 构成边沿触发结构（如经典的 74LS76）。 |
| 维持阻塞触发器 | 利用门电路的传输延迟实现边沿触发。 | 边沿触发的一种实现方式（如 74HC74）。 |
4. 重要区分：触发器（Flip-Flop）与锁存器（Latch）
在工程分类中，边沿敏感的器件称为触发器（Flip-Flop），电平敏感的器件称为锁存器（Latch）。
但在中文教材和日常口语中，常常将两者混称为“触发器”。严格区分时，应关注时钟/使能信号为“边沿”还是“电平”：
Flip-Flop（触发器）：仅在时钟边沿（上升沿或下降沿）更新输出。这是进行时序设计时应优先使用的结构。
Latch（锁存器）：在使能电平期间持续跟随输入，使能无效时保持输出。该结构在FPGA设计中通常不推荐使用（因为它会引入时序分析的复杂性）。
结论：双稳态触发器可以根据逻辑功能（RS/D/JK/T）、触发方式（边沿/电平）和内部结构（主从/维持阻塞）进行细分。其中，边沿触发的 D 触发器和 JK 触发器是数字电路工程中最常用的基础单元。