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MSPM0 SPI中断与DMA事件机制：从原理到实战优化

news 2026/6/30 8:30:44

1. 项目概述与核心价值

在嵌入式开发领域，尤其是涉及传感器数据采集、显示屏驱动或高速外设通信的场景，如何高效、可靠地处理SPI（Serial Peripheral Interface）总线上的数据流，是每个工程师都会面临的挑战。传统的轮询（Polling）方式会大量占用CPU时间，导致系统响应迟缓，而简单粗暴的中断处理，在数据量大时又会引发频繁的上下文切换，同样消耗可观的计算资源。这时，深入理解并合理运用微控制器提供的中断与DMA（Direct Memory Access）事件机制，就成为了提升系统性能和实时性的关键。

以德州仪器（TI）的MSPM0 H系列32MHz微控制器为例，其SPI模块的事件管理架构设计得非常精巧。它不仅仅提供了基础的发送/完成中断，更构建了一套分层、可配置的事件发布系统。这套系统将SPI模块内部的各种状态变化（如FIFO达到阈值、传输结束、发生错误）抽象为“事件”，并允许开发者灵活地将这些事件映射到两种不同的“目的地”：一是触发CPU中断，让软件介入处理；二是触发DMA传输，实现数据的自动搬运。这种设计理念的核心在于“解耦”与“卸载”——将数据搬运的体力活交给DMA，CPU只负责关键的事件决策和错误处理，从而最大化系统效率。

本文将带你深入MSPM0 SPI模块的中断与DMA事件机制。我不会仅仅罗列寄存器手册的条目，而是结合我多年在实时数据采集系统上的实战经验，拆解每个事件源的应用场景、配置陷阱以及如何与DMA协同工作。无论你是正在调试SPI通信不稳定性的新手，还是寻求优化现有架构性能的老手，理解这些底层机制都将让你对SPI的掌控力提升一个档次。我们将从事件系统的整体框架入手，逐步深入到每个中断源的细节，最后通过具体的配置示例和常见问题排查，让你能够真正将这些知识应用到项目中去。

2. SPI事件系统架构深度解析

MSPM0的SPI模块事件系统，可以理解为一个高度可配置的“内部消息总线”。SPI模块作为“发布者（Publisher）”，会不断产生各种内部事件。这些事件需要被传递出去，以驱动其他模块工作。系统为这些事件预设了三条主要的“路由（Route）”，分别通向两个关键的“订阅者（Subscriber）”：CPU子系统和DMA控制器。

2.1 事件路由与发布者模型

根据手册中的Table 13-2. SPI Events，我们可以清晰地看到这个事件分发框架：

事件类型 (Event Type)源 (Source)目的地 (Destination)路由 (Route)配置寄存器 (Configuration)功能 (Functionality)
CPU 中断发布者 (SPI)CPU 子系统静态路由CPU_INT 寄存器组从SPI到CPU的固定中断路由
DMA 触发发布者 (SPI)DMADMA事件路由DMA_TRIG_RX 寄存器组从SPI RX到DMA的固定中断路由
DMA 触发发布者 (SPI)DMADMA事件路由DMA_TRIG_TX 寄存器组从SPI TX到DMA的固定中断路由

这个表格揭示了几个关键设计思想：

  1. 分离的通道：CPU中断和DMA触发是两条独立的路由。这意味着同一个SPI内部事件（比如RX FIFO半满）可以同时被配置为触发CPU中断和触发DMA，两者互不干扰。这为复杂的协同处理提供了可能。
  2. 静态与动态：通往CPU的中断路由是“静态”的，意味着硬件上已经固定好了中断向量或入口，软件只需在NVIC中使能。而通往DMA的路由，虽然硬件路径固定，但触发条件（DMA_TRIG_RX/TX）是可高度配置的，赋予了更大的灵活性。
  3. 专用寄存器组：注意，SPI模块内部分别为CPU中断和DMA触发（RX/TX）设立了三套独立且结构相同的寄存器组（IIDX, IMASK, RIS, MIS, ISET, ICLR）。这是理解整个机制的核心。你不能用配置CPU中断的IMASK去影响DMA的触发，反之亦然。它们各自管理着自己那条“事件流水线”。

实操心得：刚开始接触时，很容易混淆这三套寄存器。我的习惯是在代码中为它们定义清晰的宏或结构体指针，例如SPI0->CPU_INT.IMASK和SPI0->DMA_TRIG_RX.IMASK，从命名上就进行区分，避免配置错误。

2.2 CPU中断事件发布者 (CPU_INT)

CPU中断路由用于处理那些需要CPU立即介入的异常情况、关键状态变更或小批量数据的处理。MSPM0 SPI的CPU_INT事件源共有9个，其优先级是固定的（数值越小优先级越高），如Table 13-3所示：

  1. 0x01 - RXFIFO_OVF (RX FIFO溢出)：最高优先级。当接收FIFO已满，但又有新数据移入时触发。这是严重的错误事件，意味着数据丢失，必须立即处理。
  2. 0x02 - PER (奇偶校验错误)：当启用奇偶校验且接收到的数据校验失败时触发。表明数据传输可能受到干扰。
  3. 0x03 - RTOUT (外设接收超时)：仅在外设模式下有效。当片选（CS）有效但超过CTL1.RXTIMEOUT设定的时钟周期数仍未收到数据时触发。用于检测主机通信异常或总线挂起。
  4. 0x04 - RX (接收FIFO事件)：当接收FIFO中的数据量达到IFLS.RXIFLSEL寄存器所设定的阈值（如1/2满、3/4满）时触发。这是最常用的数据接收中断，用于批量读取FIFO中的数据。
  5. 0x05 - TX (发送FIFO事件)：当发送FIFO中的空余空间达到IFLS.TXIFLSEL寄存器所设定的阈值（如1/2空、1/4空）时触发。这是最常用的数据发送中断，用于在FIFO有空闲时填充待发送数据。
  6. 0x06 - TXEMPTY (发送FIFO空)：当发送FIFO和发送移位寄存器都完全清空时触发。指示一次物理传输序列的结束，对于需要精确控制传输帧结束的应用非常有用。
  7. 0x07 - IDLE (SPI空闲)：当SPI总线结束所有传输，STAT.BUSY位由高变低时触发。用于判断总线何时完全空闲，可以安全进行模式切换或关闭模块。
  8. 0x08 - DMA_DONE1_RX (RX DMA通道完成)：当服务于SPI接收的DMA通道完成其传输并发出DONE信号时触发。允许CPU在DMA搬运完成后进行后续处理（如数据校验、打包）。
  9. 0x09 - DMA_DONE1_TX (TX DMA通道完成)：当服务于SPI发送的DMA通道完成其传输并发出DONE信号时触发。允许CPU在DMA发送完成后进行后续操作（如切换数据缓冲区）。

中断处理流程：当一个或多个中断条件满足时，对应的位会在RIS(Raw Interrupt Status) 寄存器中置1。如果该中断在IMASK寄存器中被使能（对应位写1），则MIS(Masked Interrupt Status) 寄存器的对应位也会置1，并向CPU产生中断请求。CPU响应中断后，可以读取IIDX(Interrupt Index) 寄存器来快速获取当前最高优先级的中断索引号（即上述的0x01~0x09），并跳转到相应的处理程序。关键点在于：读取IIDX寄存器的操作，硬件会自动清除当前最高优先级中断在RIS和MIS中的标志位。如果需要手动清除或设置中断标志，可以通过ICLR和ISET寄存器操作。

2.3 DMA触发事件发布者 (DMA_TRIG_RX/TX)

DMA触发路由的设计目标是解放CPU。它将SPI模块与DMA控制器直接耦合，让特定事件自动发起DMA传输请求。

  • DMA_TRIG_RX： 专用于触发接收数据的DMA传输。其可配置的触发条件（见Table 13-4）比CPU中断源少，聚焦于数据就绪事件：
    • 0x03 - RTOUT： 接收超时。这个用于DMA触发比较特殊，可能在某些需要超时保护的数据流协议中使用。
    • 0x04 - RX： 接收FIFO达到预设水平。这是最主流、最高效的SPI接收DMA触发方式。例如，设置FIFO水平为1/2满，则每当FIFO中积累到一半数据时，自动触发DMA将数据搬走。
  • DMA_TRIG_TX： 专用于触发发送数据的DMA传输。其触发条件（见Table 13-5）更为单一：
    • 0x05 - TX： 发送FIFO达到预设的空闲水平。这是最主流、最高效的SPI发送DMA触发方式。例如，设置FIFO水平为1/2空，则每当FIFO空出一半空间时，自动触发DMA填充新的待发送数据。

DMA触发工作流程：

  1. 配置SPI的DMA_TRIG_RX或DMA_TRIG_TX寄存器组，选择触发事件（如RX事件）并使其能。
  2. 在DMA控制器中，配置一个通道，将其触发源（Trigger Source）设置为对应的SPI事件（例如SPI0_RX_DMA_REQ）。
  3. 当SPI模块内指定的条件满足（如RX FIFO半满），DMA_TRIG_RX逻辑会向DMA控制器发出一个传输请求（Request）。
  4. DMA控制器响应请求，执行一次或多次（取决于DMA配置）数据搬运：对于RX，从SPI的RXDATA寄存器读取数据到内存；对于TX，从内存读取数据写入SPI的TXDATA寄存器。
  5. 传输过程中，CPU无需干预。传输完成后，DMA控制器可以产生中断（DMA_DONE），该中断会映射回SPI的CPU_INT事件源（0x08或0x09），通知CPU进行后续处理。

核心优势： 使用DMA触发事件，可以实现“乒乓缓冲”、“循环缓冲”等高级数据流管理。例如，设置RX FIFO 1/4满触发DMA，DMA配置为循环模式，目标地址指向一个双缓冲区的A区。当A区快满时，CPU可以安全地处理B区的数据，实现数据接收和处理的完全并行，几乎零延迟。

3. 关键寄存器配置详解与实战策略

理解了架构，我们深入到配置层面。手册中列出了大量寄存器，但围绕中断和DMA事件管理，我们需要重点关注以下几组。

3.1 事件模式与中断控制寄存器 (EVT_MODE, INTCTL)

这两个寄存器控制事件线的全局行为模式。

  • EVT_MODE(Offset: 10E0h)： 这个寄存器决定了三条事件线（CPU_INT, DMA_TRIG_RX, DMA_TRIG_TX）的工作模式。

    • INT0_CFG(对应CPU_INT): 通常设置为1 (Software mode)。这意味着当中断发生时，需要软件手动读取IIDX或向ICLR写1来清除RIS标志。这是最常用、最可控的模式。
    • INT1_CFG(对应DMA_TRIG_RX) 和INT2_CFG(对应DMA_TRIG_TX):强烈建议设置为 2 (Hardware mode)。在此模式下，当DMA控制器响应触发并完成一次数据传输后，硬件会自动清除对应的RIS标志。这对于DMA的连续、自动触发至关重要。如果错误地设置为Software mode，DMA完成一次传输后，RIS标志依然存在，可能无法再次触发后续的DMA请求，导致数据传输停滞。
    // 示例配置：CPU中断手动清除，DMA触发自动清除 SPI0->EVT_MODE = (1 << 0) | (2 << 2) | (2 << 4); // INT0_CFG=1, INT1_CFG=2, INT2_CFG=2

  • INTCTL(Offset: 10E4h)： 仅有一个位INTEVAL。向该位写1会强制硬件重新评估所有中断源的状态。这个操作在动态修改中断屏蔽（IMASK）或触发条件后非常有用。例如，你先关闭了RX中断，处理完一些事情后再打开，此时可能已经有数据在FIFO中满足了触发条件，但中断事件可能未被捕获。写1到INTEVAL可以立即让硬件检查并产生应发的中断。

    // 动态启用RX中断后，立即重新评估 SPI0->CPU_INT.IMASK |= (1 << 3); // 使能RX中断 (bit3对应RX) SPI0->INTCTL = 0x01; // 写1到INTEVAL，重新评估中断

3.2 中断FIFO水平选择寄存器 (IFLS)

IFLS寄存器是优化性能的“调谐旋钮”。它决定了RX和TX这两个最常用的事件在何种FIFO水平下触发。

  • RXIFLSEL(Bits 5-3)： 接收中断/DMA触发水平。
    • 0x2(默认): RX FIFO >= 1/2 满时触发。平衡了响应速度和中断频率。
    • 0x1: >= 1/4 满触发。中断更频繁，响应延迟更低，但CPU/DMA负担加重。
    • 0x3: >= 3/4 满触发。中断次数少，但每次处理的数据量多，延迟大，有溢出风险。
    • 0x5: FIFO全满时触发。极其危险，仅用于特殊场景，极易因处理不及时导致溢出。
  • TXIFLSEL(Bits 2-0)： 发送中断/DMA触发水平。
    • 0x2(默认): TX FIFO <= 1/2 空（即有一半空间）时触发。
    • 0x3: <= 1/4 空触发。可以更早地补充数据，保持发送流更连续。
    • 0x1: <= 3/4 空触发。补充数据的时机较晚。

配置策略：

  • 高波特率、大数据量：倾向于使用更“激进”的水平（如RX用1/2或1/4，TX用1/2或1/4空），以减少单次中断/触发处理的数据量，降低因处理不及时导致FIFO溢出/下溢的风险。
  • 低波特率、小数据包：可以使用更“宽松”的水平（如RX用1/2，TX用1/2空），以减少中断次数。
  • DMA传输：通常将触发水平设置得与DMA传输的“突发大小（Burst Size）”或“单次传输数据量”相匹配。例如，如果你的DMA每次传输16字节，而SPI FIFO深度是8个字（16位），那么设置RX FIFO >= 1/2满（即4个字）触发，可以让DMA每次搬运的数据量刚好是FIFO中积累的数据，效率最高。

3.3 中断管理寄存器组实战

以CPU_INT组为例，我们来看一套完整的配置与处理流程。DMA_TRIG_RX/TX组的配置逻辑类似，只是事件源不同。

步骤1：初始化与使能

// 1. 配置SPI基本参数（模式、波特率等）... // SPI0->CTL0, SPI0->CTL1, SPI0->CLKCTL ... // 2. 配置FIFO触发水平 SPI0->IFLS = (0x2 << 3) | (0x2 << 0); // RXIFLSEL=1/2满, TXIFLSEL=1/2空 // 3. 配置事件模式：CPU中断手动清除，DMA触发自动清除（如果使用DMA） SPI0->EVT_MODE = (1 << 0) | (2 << 2) | (2 << 4); // 4. 使能所需的中断源 // 假设我们需要：接收数据(RX)、发送空闲(TXEMPTY)、接收溢出错误(RXFIFO_OVF) uint32_t int_mask = 0; int_mask |= (1 << 3); // RX 中断 (bit 3) int_mask |= (1 << 5); // TXEMPTY 中断 (bit 5) int_mask |= (1 << 0); // RXFIFO_OVF 中断 (bit 0) SPI0->CPU_INT.IMASK = int_mask; // 5. （可选）清除所有可能挂起的中断标志 SPI0->CPU_INT.ICLR = 0xFFFFFFFF; // 向ICLR的位写1来清除对应的RIS标志 // 6. 在系统NVIC中使能SPI全局中断 NVIC_EnableIRQ(SPI0_IRQn);

步骤2：中断服务程序 (ISR) 编写一个健壮的SPI ISR应该高效、安全，并且能处理多个中断源。

void SPI0_IRQHandler(void) { uint32_t mis_status; uint8_t iidx; // 方法A：轮询MIS寄存器（适合中断源较少且处理简单的场景） mis_status = SPI0->CPU_INT.MIS; if (mis_status & (1 << 0)) { // RXFIFO_OVF // 1. 处理错误：记录日志、停止传输、复位FIFO等 handle_rx_overflow_error(); // 2. 清除中断标志 SPI0->CPU_INT.ICLR = (1 << 0); } if (mis_status & (1 << 3)) { // RX // 1. 读取数据直到RX FIFO为空 while (!(SPI0->STAT & (1 << 2))) { // 检查RFE位，非空则循环 uint16_t data = SPI0->RXDATA; // 读取数据 process_received_data(data); } // 2. 清除中断标志（注意：读取IIDX或操作ICLR均可） SPI0->CPU_INT.ICLR = (1 << 3); } if (mis_status & (1 << 5)) { // TXEMPTY // 传输完全结束，可以安全切换片选、启动下一次传输等 handle_transfer_complete(); SPI0->CPU_INT.ICLR = (1 << 5); } // 方法B：使用IIDX自动处理最高优先级中断（适合有严格优先级要求的场景） // while ((iidx = (SPI0->CPU_INT.IIDX & 0xFF)) != 0) { // switch (iidx) { // case 0x01: // RXFIFO_OVF // handle_rx_overflow_error(); // // 注意：读取IIDX后硬件已自动清除该中断标志，无需再写ICLR // break; // case 0x04: // RX // // ... 处理接收数据 // break; // // ... 其他case // } // } }

重要提示：在RX中断中，我们通过循环读取RXDATA来清空FIFO。这里必须检查STAT.RFE(Receive FIFO Empty) 位，而不是依赖中断标志。因为可能在我们处理中断的过程中，又有新数据进来，RIS.RX可能会再次置位。清空FIFO是确保数据不丢失的关键。

4. DMA事件协同配置与数据传输模式

将SPI与DMA结合，是实现高效数据吞吐的“黄金搭档”。下面我们以SPI主机模式连续接收传感器数据为例，展示完整的配置流程。

4.1 场景与目标

SPI作为主机，以1MHz速率从一颗加速度计连续读取数据。加速度计每次读取产生6字节数据。我们希望使用DMA自动将数据搬运到内存中的一个256字节的循环缓冲区，当缓冲区半满（128字节）时通知CPU进行处理。

4.2 配置步骤详解

步骤1：SPI基础与DMA触发配置

// 1. 配置SPI为主机模式，8位数据，模式0，使能模块 SPI0->CTL0 = (0x0 << 0) // DSS: 8-bit data (0x7对应8位，需查表确认，假设0x7) | (0x0 << 5) // FRF: Motorola mode | (0x0 << 8) // SPO: CLK polarity low | (0x0 << 9); // SPH: CLK phase first edge SPI0->CTL1 = (1 << 0); // ENABLE=1, 使能SPI SPI0->CLKCTL = (23 << 0); // SCR=23, 假设系统时钟24MHz，波特率=24M/((23+1)*2)=500kHz // 2. 配置接收FIFO触发水平为1/4满（假设FIFO深度为8，则2个字节触发） // 目的是让DMA更频繁地搬运少量数据，减少延迟。 SPI0->IFLS = (0x1 << 3) | (0x2 << 0); // RXIFLSEL=1/4满, TXIFLSEL=1/2空 // 3. 配置DMA_TRIG_RX事件：选择RX事件作为触发源，并使能 SPI0->DMA_TRIG_RX.IMASK = (1 << 3); // 使能RX事件触发DMA (bit3对应RX) // 4. 配置事件模式：DMA触发线为硬件自动清除模式 SPI0->EVT_MODE = (1 << 0) | (2 << 2) | (2 << 4); // INT1_CFG (DMA_TRIG_RX) = 2

步骤2：DMA控制器配置这里以MSPM0的DMA控制器为例，需要配置一个通道服务于SPI0 RX。

// 假设DMA通道1用于SPI0接收 // 1. 配置DMA通道控制参数 DMA->CH1_CTRL = DMA_CTRL_SRC_INC_NONE // 源地址不递增 (SPI数据寄存器是固定的) | DMA_CTRL_DST_INC_BYTE // 目的地址按字节递增 | DMA_CTRL_SRC_SIZE_BYTE // 源数据大小：字节 | DMA_CTRL_DST_SIZE_BYTE // 目的数据大小：字节 | DMA_CTRL_MODE_PINGPONG // 使用乒乓模式（高级用法，此处简化为例） | (1 << 10); // 使能通道 // 2. 配置传输量：每次触发搬运多少数据？ // 我们希望每次RX FIFO有2字节（1/4满）就触发，所以设置传输量为2。 DMA->CH1_XFRCNT = 2; // 每次触发传输2个字节 // 3. 配置源地址和目的地址 DMA->CH1_SRC_ADDR = (uint32_t)&(SPI0->RXDATA); // 源：SPI接收数据寄存器 // 目的：我们定义一个循环缓冲区 #define RX_BUFFER_SIZE 256 static uint8_t rx_buffer[RX_BUFFER_SIZE]; static volatile uint32_t rx_buffer_index = 0; DMA->CH1_DST_ADDR = (uint32_t)&rx_buffer[0]; // 初始目的地址 // 4. 配置触发源：选择SPI0的RX DMA请求 DMA->CH1_TRIG_SRC = DMA_TRIG_SRC_SPI0_RX; // 5. （可选）使能DMA完成中断，用于处理缓冲区半满/全满 // 当DMA传输完成指定次数后（例如搬运了128字节），可以产生中断通知CPU。 DMA->CH1_CFG |= DMA_CFG_INT_EN; NVIC_EnableIRQ(DMA_CH1_IRQn);

步骤3：启动传输与数据处理

// 启动SPI传输（例如，向加速度计发送读取命令） uint8_t read_cmd = 0x80 | ACCEL_REG_X_L; // 假设的读取命令 SPI0->TXDATA = read_cmd; // 写入命令，启动SPI时钟和数据输出 // 此后，SPI会持续输出时钟，加速度计也会持续返回数据。 // 每当RX FIFO积累到2字节，就会自动触发DMA，将数据搬到rx_buffer。 // DMA在搬运过程中会自动更新目的地址（根据配置的递增模式）。 // 在DMA完成中断中处理数据 void DMA_CH1_IRQHandler(void) { // 检查是否是传输完成中断 if (DMA->INT_STATUS & (1 << 1)) { // 清除中断标志 DMA->INT_CLR = (1 << 1); // 计算当前DMA已经搬运了多少数据到缓冲区 // 这需要根据DMA的配置来计算，例如通过当前目的地址与初始地址的差值 uint32_t current_dst_addr = DMA->CH1_DST_ADDR; uint32_t data_received = current_dst_addr - (uint32_t)&rx_buffer[0]; // 如果接收的数据超过缓冲区一半，处理前半部分 if (data_received >= RX_BUFFER_SIZE / 2) { process_rx_data(rx_buffer, RX_BUFFER_SIZE / 2); // 可以重置DMA目的地址到缓冲区开头，实现循环缓冲（需仔细处理指针和DMA状态） // 或者使用乒乓缓冲，切换DMA到另一个缓冲区 } } }

4.3 高级模式：乒乓缓冲与循环DMA

上面的例子是一个简化版。在实际的高性能应用中，通常会使用更复杂的DMA模式：

  1. 乒乓缓冲（Ping-Pong Buffer）：

    • 准备两个缓冲区：Buffer A和Buffer B。
    • 初始配置DMA搬运到Buffer A，并设置传输总量为缓冲区大小。
    • 当DMA完成Buffer A的搬运（触发完成中断），在中断服务程序中： a. 处理Buffer A中的数据。 b. 无缝地将DMA的目的地址切换到Buffer B，并重新启动DMA。
    • 同时，DMA已经在向Buffer B搬运新数据。如此循环往复，实现数据接收和处理的完全并行，无等待时间。

  2. 循环DMA模式（Circular Mode）：

    • 一些DMA控制器支持循环模式。在此模式下，DMA在到达缓冲区末尾后会自动回到开头继续搬运。
    • 你需要做的就是配置一个足够大的缓冲区，并启用循环模式。然后，通过定期检查DMA的当前写入位置（或使用半满/全满中断），来知道有多少新数据可供处理。
    • 这种模式配置更简单，但需要软件管理读/写指针，避免覆盖未处理的数据。

避坑指南：在配置DMA触发SPI传输时，务必注意时钟匹配。如果SPI的波特率非常高，而DMA的响应速度或总线带宽有限，可能会导致DMA来不及搬走数据，从而发生FIFO溢出。此时，要么降低SPI波特率，要么增加FIFO触发水平（让DMA每次搬运更多数据，减少触发频率），要么使用更高效的DMA传输模式（如突发传输）。

5. 调试技巧与常见问题排查实录

即使理解了原理和配置，在实际调试中依然会遇到各种问题。以下是我在多个项目中总结的常见“坑点”和解决方法。

5.1 中断不触发或DMA不工作

这是最常见的问题，排查思路如下：

  1. 检查SPI模块全局使能：CTL1.ENABLE位必须为1。我见过不止一个工程师配置了半天中断和DMA，最后发现SPI模块根本没打开。
  2. 检查NVIC中断使能：对于CPU中断，必须在NVIC中使能对应的SPI中断线。对于DMA，可能还需要使能DMA控制器的全局中断或通道中断。
  3. 确认事件模式EVT_MODE：如果你用DMA，确保DMA_TRIG_RX/TX对应的事件线模式是硬件自动清除（Hardware mode, 值=2）。如果设成了软件模式（1），DMA第一次触发后标志位未被清除，后续触发就会失效。
  4. 检查FIFO水平触发配置IFLS：如果你期待RX中断，但FIFO从未达到你设定的触发水平（比如设成了3/4满，但每次只收1个字节），中断自然不会产生。对于调试，可以暂时设为更敏感的阈值（如1/4满）。
  5. 验证触发事件是否被屏蔽：仔细检查CPU_INT.IMASK或DMA_TRIG_RX.IMASK寄存器，确保你关心的那个事件位被置1了。一个常见的疏忽是使能了RX中断（bit 3），但实际配置的是TX的触发条件。
  6. 查看原始状态RIS寄存器：即使中断没触发，RIS寄存器也会真实反映所有已发生的事件状态。在调试器中实时监控SPI0->CPU_INT.RIS或SPI0->DMA_TRIG_RX.RIS的值，看在你预期的条件下，对应的位是否会跳变成1。如果RIS位不变，说明硬件层面事件就没产生，问题出在SPI通信本身或触发条件未满足。如果RIS位变1了但没进中断，问题就在中断使能、NVIC或事件模式上。

5.2 FIFO溢出或下溢

  • RX FIFO溢出 (RXFIFO_OVF)：

    • 原因：数据产生的速度大于处理（CPU读取或DMA搬运）的速度。
    • 解决：
      • 提高处理速度：优化中断服务程序，减少关中断时间；使用DMA代替CPU搬运。
      • 降低数据产生速度：降低SPI波特率。
      • 调整触发策略：让中断/DMA在FIFO更浅的水平触发（如1/4满），给处理留出更多时间。
      • 增加FIFO深度：如果芯片支持，选择FIFO更深的SPI模块。

  • TX FIFO下溢 (TX FIFO Underflow)：

    • 原因：SPI时钟在运行，但TX FIFO已空，无数据可发送。这通常发生在主机连续发送，但软件或DMA未能及时填充数据时。
    • 解决：
      • 确保在TX FIFO空中断 (TXEMPTY) 或TX FIFO阈值中断 (TX) 触发时，及时补充数据。
      • 使用DMA自动填充TX数据，并确保DMA源数据缓冲区充足且传输配置正确。
      • 在发送大量数据前，先检查STAT.TNF(Transmit FIFO Not Full) 或STAT.TFE(Transmit FIFO Empty) 状态，确保FIFO有空间。

5.3 DMA传输数据错位或丢失

  • 数据错位：这通常与数据位宽和打包设置有关。
    • 检查CTL0.DSS位，确保设置的SPI数据位宽（如8位、16位）与DMA传输的数据宽度匹配。如果SPI是8位数据，但DMA配置为16位传输，就会错位。
    • 检查CTL0.PACKEN位。当PACKEN=1时，SPI的RXDATA/TXDATA寄存器是32位的，一次读写操作会处理两个16位FIFO条目。此时DMA的传输宽度和地址对齐必须与之匹配。对于初学者，建议先将PACKEN设为0，使用简单的16位数据模式。
  • 数据丢失：DMA似乎工作了，但缓冲区里的数据不全或乱序。
    • 检查DMA传输大小：确保DMA配置的传输次数（XFRCNT）与每次SPI事件触发期望搬运的数据量一致。例如，SPI RX FIFO 1/4满触发（2字节），DMA就应配置为每次传输2字节。
    • 检查缓冲区指针管理：在DMA完成中断中，如果你手动切换DMA目的地址（如乒乓缓冲），务必确保计算出的新地址是正确的，并且DMA通道在重新配置前已停止或处于安全状态。错误的指针计算会导致数据被写入非法内存区域。
    • 注意内存对齐：确保DMA目的地址符合DMA控制器要求的内存对齐（例如4字节对齐）。不对齐的访问在某些芯片上会导致数据丢失或硬件错误。

5.4 调试工具与手段

  1. 寄存器实时监控：熟练使用调试器（如TI的CCS或IAR）的寄存器查看窗口，实时观察STAT、RIS、IIDX、IFLS等关键寄存器的变化。
  2. 逻辑分析仪：这是调试SPI通信和DMA触发时序的终极利器。通过探头连接SPI的SCLK、MOSI、MISO、CS线，可以清晰看到数据流、片选信号，并结合微控制器的GPIO翻转来标记中断服务程序或DMA传输的开始/结束点，从而精确分析时序问题。
  3. GPIO“示波器”：如果没有逻辑分析仪，可以在代码的关键位置（如中断入口、DMA启动前）翻转一个空闲的GPIO引脚，然后用示波器观察这个引脚的电平变化，可以粗略判断程序的执行流程和耗时。
  4. 系统性能分析：如果怀疑是CPU负载过高导致中断响应不及时，可以检查系统时钟配置，或者使用微控制器内部的性能计数器（如果支持）来测量中断服务程序的执行时间。

通过系统地理解MSPM0 SPI的事件机制，并结合这些实战配置与调试技巧，你应该能够驾驭从简单中断处理到复杂DMA数据流的各种应用场景。记住，所有复杂的配置都是为了一个目标：让数据在芯片内高效、可靠地流动，而CPU可以专注于更有价值的业务逻辑。

http://www.jsqmd.com/news/1094846/

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