6116 SRAM 芯片读写时序解析：从 74LS273 锁存到 3 个控制信号的关键作用

6116 SRAM芯片时序逻辑深度解析：从地址锁存到三信号协同的硬件艺术

1. 静态RAM的硬件舞台与角色分配

当你按下计算机电源键的瞬间，一场精密的硬件芭蕾便在主板上悄然上演。作为这场表演的核心配角之一，6116 SRAM芯片以其独特的2K×8位存储结构，在计算机组成原理实验中扮演着关键角色。这块指甲盖大小的芯片内部，藏着2048个精心排列的存储单元，每个单元都能可靠地保存8位二进制数据——就像2048个整齐划一的微型保险箱，等待着被正确的方式开启。

实验箱环境中，6116从来不是孤军奋战。它与74LS273地址锁存器构成了经典的存储搭档组合：前者负责数据的安全保管，后者则像忠实的门卫，准确记录着每个"保险箱"的编号。这种分工背后是计算机体系结构的经典设计哲学——通过专用器件各司其职，实现整体系统的高效运作。值得注意的是，实验中我们通常只使用芯片的A0-A7地址线，将A8-A10接地，这样实际可寻址空间变为256字节，这种"降维使用"方式既满足了教学需求，又降低了实验复杂度。

存储矩阵的物理特性决定了它的操作节奏：

• 工作电压：单一+5V供电
• 功耗表现：额定功耗160mW
• 响应速度：典型存取时间200ns
• 封装形式：24线双列直插式(DIP)封装

这些参数在实验箱的绿色LED和黄色LED灯光秀中变得可视化——数据总线显示灯用绿色诉说数据的流动，地址显示灯用黄色吟唱着地址的变迁。当我们将排线插头上的箭头面向自己插入横排座，或是让箭头面向左边插入竖排座时，实际上正在搭建这场硬件芭蕾的舞台通道。

2. 时序逻辑：硬件世界的交响乐总谱

2.1 控制信号三重奏

6116 SRAM的每个动作都由三个控制信号精准指挥，这三个信号构成了存储操作的基础语法规则：

这三个信号绝非独立运作，它们的时序配合就像交响乐中不同乐器的进入时机：

__ __ __ __ CLK __| |__| |__| |__| |__ _____XXXXXXXX_______________ /CE _____XXXXXXXX_______________ _______________XXXXXXXX_____ /OE _______________XXXXXXXX_____ ____________________XXXXXXXX_ /WE ____________________XXXXXXXX_

提示：在分析时序图时，要特别注意信号跳变与时钟边沿的关系，这决定了操作是否成功执行

2.2 地址锁存器的桥梁作用

74LS273在这个系统中扮演着时空协调者的角色。当LARI为高电平时，T3脉冲的上升沿将数据总线低8位打入地址寄存器。这个动作就像音乐指挥家的起拍手势，确保所有后续操作都基于正确的地址位置：

process(T3, LARI) begin if rising_edge(T3) and LARI = '1' then address_register <= data_bus(7 downto 0); end if; end process;

实验箱上的8位黄色地址显示灯直观展示了这个过程的动态效果。值得注意的是，地址锁存器的存在解决了总线复用带来的时序挑战——它让地址信息能够在短暂出现在总线后就被保存下来，为后续的数据操作留出总线资源。

3. 读操作分解：数据之舞的四个节拍

3.1 读周期时序详解

一次完整的读操作犹如精心编排的四步舞曲：

1. 地址建立阶段：在T1周期，将目标地址通过数据总线送入74LS273，同时置LARI为高
2. 锁存稳定阶段：T2周期保持信号稳定，等待T3上升沿触发地址锁存
3. 读信号激活阶段：T3周期内同时置/CE和/OE为有效低电平
4. 数据输出阶段：T4周期在数据总线上读取稳定数据，绿色LED显示读取结果

关键时间参数决定了这场舞蹈的节奏：

• tAA（地址存取时间）：从地址稳定到数据输出有效，最大200ns
• tCE（片选存取时间）：从/CE有效到数据输出有效，最大200ns
• tOE（输出使能时间）：从/OE有效到数据输出有效，典型100ns

3.2 实验箱上的读操作实战

在开关控制模式下，一次典型读操作需要以下硬件对话：

1. 将控制开关电路的SW_B拨到低电平，打开三态门74LS245
2. 通过数据开关设置目标地址（如00H）
3. LDAR置1，发出P2脉冲将地址送入6116
4. 设置/R=0、/W=1，6116进入读模式
5. 观察绿色数据显示灯的输出结果

; 对应汇编风格的操作流程 MOV address, 00H ; 设置目标地址 LDAH ; 加载地址高有效 SETB /R ; 置读使能 CLR /W ; 清写使能 READ_DATA: ; 数据就绪点 MOV A, DATA_BUS ; 读取数据

实验过程中常见的异常情况排查：

• 若数据显示灯全灭：检查/CE信号是否有效
• 若数据显示不稳定：检查T3脉冲宽度是否足够
• 若地址显示不符：检查74LS273锁存时序

4. 写操作剖析：数据存储的精密工程

4.1 写周期时序要点

写操作是更为精密的逆向过程，其成功执行依赖于严格的时序配合：

1. 地址建立阶段与读操作相同
2. 在T3上升沿前至少15ns（tSA时间）建立稳定的写数据
3. /WE脉冲宽度必须大于tWP（典型35ns）
4. /WE撤销后数据还需保持tDH时间（典型0ns）

实验箱环境下，往存储器FF号地址单元写入数据"AABB"的典型流程：

1. 拨动清零开关CLR完成系统初始化（亮→灭→亮）
2. 数据开关设置地址FFH
3. 发出LDAR脉冲锁存地址
4. 数据开关设置数据AABBH
5. 置WEI为高，发出T3脉冲完成写入

写操作保护机制需要特别注意：

• 当/CE无效时，写操作被禁止
• /OE与/WE同时有效会导致总线冲突
• 掉电保护：实验箱需保持供电稳定，否则数据丢失

4.2 时序参数实测技巧

使用实验箱的单步脉冲功能可以逐拍观察写操作过程：

1. 监控指示灯显示【PULSE】时按单步键
2. 用示波器同时捕捉T3、/WE和数据总线信号
3. 测量关键时间点：
   • 地址稳定到/WE有效的时间
   • /WE脉冲实际宽度
   • 数据建立保持时间

注意：6116的写时间必须与T3脉冲宽度严格匹配，这是实验成功的关键

5. 总线冲突与信号完整性的艺术

5.1 三态门的安全之舞

74LS245在这个系统中扮演着交通警察的角色，它的主要职责包括：

• 在地址周期允许地址数据从总线流向锁存器
• 在数据读周期允许存储数据流向总线
• 在数据写周期隔离CPU与总线，避免驱动冲突

其控制逻辑可以表示为：

数据流向 = DIR ? A→B : B→A 使能状态 = /G ? 高阻态 : 有效驱动

5.2 信号完整性实践

实验箱环境中常见的信号质量问题及解决方案：

终极调试技巧：当遇到难以解释的现象时，尝试以下步骤：

1. 完全断电后重新初始化系统
2. 从最简单的单个地址读写开始测试
3. 逐步增加操作复杂度
4. 用万用表检查关键信号电平

6. 从实验箱到现代计算机的思考

虽然6116 SRAM在现代计算机中已被更先进的存储技术取代，但通过这个实验建立起的时序思维仍然价值连城。当你在调试DDR4内存控制器时，那些关于建立时间、保持时间的概念，都能在这次实验中找到原始的影子。

在FPGA开发中，类似的时序约束问题依然存在：

set_input_delay -clock clk 2.5 [get_ports addr[*]] set_output_delay -clock clk 1.8 [get_ports data_out[*]] create_clock -period 10 -name clk [get_ports clk]

这些约束的本质，与我们在实验箱上调节T3脉冲宽度的操作如出一辙。理解6116的时序，就是理解现代计算机存储体系的第一块基石——在这个CPU主频以GHz计的时代，那些ns级的时间尺度仍然决定着系统的稳定与否。