底层编码创新破局！知存科技改进型Berlekamp码登顶ISIT 2026
国际信息论研讨会（ISIT）是信息论领域的国际顶尖学术会议。信息论领域最高学术荣誉——克劳德·E·香农奖的获奖者，每年都会在ISIT大会发表主题演讲。今年，ISIT首次登陆中国大陆，研究内容全面覆盖香农理论、编码理论、信息安全等领域，重点聚焦信息论与人工智能、机器学习、量子信息等前沿学科的交叉融合，汇聚了全球近千名顶尖专家学者现场交流。
近日，2026年IEEE国际信息论研讨会（IEEE International Symposium on Information Theory, ISIT 2026）在广州正式闭幕，知存科技自研纠错编码技术成果被大会接收并现场发表。该成果针对模拟存算一体（ACIM）架构的原位误差校正难题，提出改进型Berlekamp码构造方案，为3D NAND存算一体芯片支撑大语言模型高可靠推理提供了核心编码技术支撑。
《An Improved Construction Approach for Berlekamp Code in Analog In-Memory Computing》现场发表 | 一作Dr Liu现场发表 |
随着大语言模型算力需求快速增长，基于3D NAND闪存的模拟存算一体架构凭借极致能效比与超高存储密度，成为AI算力加速的主流技术路线。但器件读噪声、工艺波动等非理想特性，会导致乘累加（MAC）计算结果出现误差，影响模型推理精度。
模拟存算一体 MAC 电路基本模型
传统纠错码基于二进制域汉明距离设计，无法适配ACIM阵列列累加的整数域加性误差。基于整数域曼哈顿距离构造的Berlekamp码虽天然适配该场景，但原始设计存在两处关键缺陷：校验位比特“1”密度过高引发差错聚集，大幅削弱纠错能力；额外附加的奇偶校验位可靠性最差，反而降低检错效果。
针对上述痛点，知存科技团队提出系统性优化方案：
- 揭示差错聚集机制：建立比特“1”密度与MAC误差方差的数学模型，严格证明校验位高“1”密度是差错聚集的核心成因；
- 均衡比特分布：通过扩展校验位宽度、重选编码向量参数与优化编码映射，平衡信息位与校验位的“1”密度，显著降低校验位出错概率；
- 原生奇偶构造：设计两种天然满足偶校验约束的码构造方法，彻底移除原始方案中易错的额外奇偶校验位；
- 双纠错码优化：将方案扩展至双纠错级联Berlekamp码，解决了原始双纠错设计在ACIM场景下编码增益为负的问题。
各方案校验位平均 MAC 错误概率对比 | 各方案输出 SNR 性能对比 |
基于Llama-2-7b模型权重的仿真验证显示，单纠错方案的校验位平均错误概率较基线降低一个数量级以上；改进双纠错方案在低信噪比下实现4-5dB编码增益，高信噪比下增益超20dB，纠错性能提升显著。
该研究完善了模拟存算一体的纠错理论体系，为大规模存算阵列的可靠性设计提供了可落地的技术路径，将进一步推动存算一体芯片在大模型推理场景的商业化落地。