Vivado-3PA1030
为什么要使用 clk_wiz 输出的时钟接 ILA 的 clk
通常会将板卡外来的 sys_clk 送入 clk_wiz, 生成一个 全局时钟缓冲器（BUFG） 分发的干净时钟
- ILA 的采样时钟必须来自全局时钟网络
- 用 PS 提供基础时钟，再由 clk_wiz 派生各域
- PSR 按域放置
- 3PA1030 没有系统时钟同步（DCO）, 也就是把自己采样的时钟输出来
ODDR
放在 I/O 区（IOB）的专用双沿输出触发器
- 什么是原语：直接调用 FPGA 硬核资源的底层单元（如 ODDR/BUFG/ISERDES/MMCM）。在时钟/IO/高速接口场景中必不可少，换器件时要注意兼容性。
AXI-Stream 通道握手机制
通道都需要进行VALID/READY握手才能传输数据和控制信号。这种双向流量控制机制使主从双方都能控制数据和控制信息移动的速率。源产生VALID信号以指示何时数据或控制信息可用。目的地生成READY信号来表示它接受数据或控制信息。只有当VALID和READY信号都是HIGH时，才会发生传输。
在主接口和从接口上的输入和输出信号之间必须没有组合逻辑路径。
前向时钟
AXI Interconnect
（AXl使用学习）AXlInterconnect简明使用方法记录
如果有多个设备需要使用AXI协议对AXI接口的BRAM进行读写，总线之间该如何进行仲裁，通信的功能。
AXI Clock Convertor
CDC: 跨时钟域同步
AXl Interconect 和 Axi clock converter使用上的区别
输出特性
输出 10bit 无符号偏移二进制，0-1023 对应 -5 ~ 5V。
位数转换：乘以比例系数
10bit 转 16bit, 为了填满量程，要进行缩放（scale）
驱动
module ADC_TEST( input clk_50m, ///////////AD1///////////// input [9:0] ad1_data, input ad1_ovr, output ad1_clk, output ad1_oe, ///////////AD2///////////// input [9:0] ad2_data, input ad2_ovr, output ad2_clk, output ad2_oe ); assign ad1_oe = 1'b0; assign ad1_clk = clk_50m; assign ad2_oe = 1'b0; assign ad2_clk = clk_50m; endmoduleBD
clk_50m 与 clk_out1 是反相的，ADC 驱动时钟 50M