当前位置：首页 > news >正文

TMS320C6654 CIC中断控制器与MPU内存保护单元配置详解

news 2026/7/15 18:25:51

1. 项目概述与核心价值

在嵌入式DSP系统开发，尤其是像TI TMS320C6654这样的高性能多核处理器上，中断控制器和内存保护单元是决定系统稳定性和可靠性的两大基石。很多开发者，特别是从应用层转过来的朋友，常常觉得底层寄存器配置是“黑盒”，出了问题要么重启，要么束手无策。我经历过不少项目，因为中断配置不当导致数据丢失，或者内存访问越界引发系统崩溃，调试起来极其痛苦。今天，我就结合TMS320C6654的官方手册，把CIC和MPU这两个硬核模块掰开揉碎了讲清楚，让你不仅知道怎么配，更明白为什么要这么配。

简单来说，CIC就像是整个芯片的“总调度中心”。想象一下，芯片内部有上百个外设（如EDMA、EMAC、PCIe）和核心，它们随时可能发出“我有事要处理”的信号。如果没有一个高效的调度机制，这些信号就会乱成一团，CPU要么忙不过来，要么错过关键事件。CIC的作用就是有序地接收、分类、优先级排序这些中断请求，并准确地送达给指定的CPU核心进行处理。而MPU则扮演着“内存保安”的角色。在一个多主设备（多核CPU、DMA控制器等）共享内存的复杂系统里，必须有一套严格的规则来规定“谁能访问哪块内存，能做什么操作（读、写、执行）”。MPU通过硬件手段强制执行这些规则，防止一个失控的程序或DMA操作覆盖掉关键数据或代码，这是构建高可靠、高安全系统的关键。

对于TMS320C6654这款芯片，理解其CIC和MPU的细节尤为重要。它内部集成了多个CIC和MPU实例，分别管理不同域的中断和保护不同区域的内存。搞懂它们的寄存器映射、工作原理和配置流程，是进行底层驱动开发、系统优化和故障排查的必备技能。无论是做通信基站、雷达信号处理还是工业控制，这块知识都能让你在解决棘手问题时游刃有余。

2. CIC中断控制器深度解析

2.1 CIC整体架构与设计思路

TMS320C6654芯片内部包含两个主要的中断控制器：CIC0和CIC1。这种设计并非随意，而是基于功能域的划分。通常，CIC0负责处理芯片级、系统级以及部分高带宽外设（如网络加速器、高速接口）的中断；而CIC1可能用于管理另一组外设或辅助核心的中断。这种分离可以减少单个中断控制器的负载，降低仲裁延迟，并允许软件对不同重要性或实时性要求的中断流进行独立管理。

从寄存器映射的基地址可以看出端倪：CIC0位于0x0260 0000，CIC1位于0x0260 4000，两者相隔16KB。这个地址空间属于芯片的配置空间（CFG），需要通过特定的内存总线（如CFG TeraNet）访问。每个CIC都管理着大量的中断输入线（Input Lines），这些输入线连接到芯片内部各个中断源。CIC的核心任务是将这些输入线映射到有限的几个CPU中断输出（Output Events）上，通常是映射到CPU的异常向量，如INT4-INT15等。

注意：在访问这些配置寄存器时，务必确保你的代码运行在正确的特权级别（通常是Supervisor模式），并且通过正确的内存访问方式（如使用CSL芯片支持库提供的API，或直接进行对齐的32位访问），避免产生总线错误。

2.2 核心寄存器功能详解与操作逻辑

手册中列出了大量的寄存器，乍一看令人眼花缭乱。我们可以将其按功能分为几大类来理解，这样配置起来就逻辑清晰了。

第一类：全局控制与状态寄存器这类寄存器用于控制CIC的整体行为并查看其状态。

REVISION_REG (偏移 0x0)：只读寄存器，包含CIC模块的硬件版本信息。在驱动初始化时读取此寄存器，可以验证IP核版本是否与预期相符，这是一个好的编程习惯。
CONTROL_REG (偏移 0x4，仅CIC0有)：全局控制寄存器。可能包含使能CIC、设置工作模式（如是否将不可屏蔽中断NMI路由到此CIC）等全局位。需要仔细查阅更详细的位域定义。
GLOBAL_ENABLE_HINT_REG (偏移 0x10)：全局主机中断使能寄存器。这是理解CIC输出逻辑的关键。CIC处理完中断后，需要产生一个信号去“打断”CPU，这个信号就是主机中断（Host Interrupt）。此寄存器的相应位用于使能或禁用通往特定CPU核心的主机中断输出。例如，如果你希望CIC处理的中断能触发CorePac 0的INT12，就需要在此寄存器中使能对应的位。

第二类：中断状态管理寄存器这是中断处理流程的核心。CIC采用了一种“索引+数据”的高效设计来管理大量中断状态。

RAW_STATUS_REGx (偏移 0x200 - 0x218)：原始状态寄存器。每个位直接对应一个中断输入线的电平状态，无论该中断是否被使能。当外设拉高中断线，对应位即置1。这是中断信号的“第一现场”。
ENA_STATUS_REGx (偏移 0x280 - 0x298)：已使能状态寄存器。其值是RAW_STATUS_REGx & ENABLE_REGx的结果。只有既发生（RAW=1）又被使能（ENABLE=1）的中断，才会在此寄存器中显示为1。软件通常查询此寄存器来确定当前有哪些有效的中断待处理。
STATUS_SET_INDEX_REG / STATUS_CLR_INDEX_REG (偏移 0x20 / 0x24)：状态索引寄存器。这是TI CIC设计的一个巧妙之处。为了高效地操作多达128个甚至更多的中断状态位，不是直接提供128个独立的清除地址，而是通过索引寄存器配合一个隐含的“数据”操作来批量处理。例如，要清除第45号中断的状态，你需要：
1. 将索引值45写入STATUS_CLR_INDEX_REG。
2. 这个写操作本身，就会触发CIC内部清除ENA_STATUS_REG中第45位对应的状态。这种设计节省了大量寄存器地址空间。

第三类：中断使能控制寄存器控制哪些中断源可以被CIC处理并上报。

ENABLE_REGx (偏移 0x300 - 0x318)：中断使能寄存器。每个位控制一个中断输入线的使能。0表示屏蔽该中断，即使它发生也不会出现在ENA_STATUS_REG中。
ENABLE_SET_INDEX_REG / ENABLE_CLR_INDEX_REG (偏移 0x28 / 0x2c)：使能设置/清除索引寄存器。其工作原理与状态索引寄存器类似。通过写入中断线编号，可以单独设置或清除ENABLE_REG中的某一位，而无需进行“读-修改-写”操作，避免了在多核环境下可能出现的竞态条件。

第四类：通道与主机中断映射寄存器这是CIC最强大的功能之一，决定了中断的最终去向和优先级。

CH_MAP_REGx (偏移 0x400 - 0x4bc)：中断通道映射寄存器。这是中断路由的第一阶段。每个CIC有多个“通道”（Channel），每个通道可以汇聚多个中断输入。CH_MAP_REG的每个字段（通常为若干比特位）可以将一个中断输入线分配到一个特定的通道。例如，你可以将UART接收中断、定时器中断都映射到通道0。同一通道内的中断共享相同的后续处理路径。
HINT_MAP_REGx (偏移 0x800 - 0x860)：主机中断映射寄存器。这是路由的第二阶段，也是最终阶段。它将上述的通道映射到具体的主机中断（Host Interrupt）输出上。主机中断直接连接到CPU的中断输入引脚。一个通道只能映射到一个主机中断，但一个主机中断可以接收来自多个通道的信号（通常通过或逻辑）。ENABLE_HINT_REGx则用于单独使能或禁用每个主机中断向CPU的最终输出。

第五类：主机中断控制寄存器专门用于管理最终输出给CPU的中断信号。

HINT_ENABLE_SET_INDEX_REG / HINT_ENABLE_CLR_INDEX_REG (偏移 0x34 / 0x38)：用于通过索引方式操作ENABLE_HINT_REG。
HOST_CONTROL_REG (偏移 0xc，仅CIC0有)：可能包含针对主机中断输出的特殊控制位，如中断触发类型（电平/边沿）配置、输出极性等。

2.3 中断配置与处理的完整流程

理解了寄存器，我们来看一个完整的中断配置与响应流程。假设我们要配置一个EDMA传输完成中断，并让CPU的INT10响应。

确定物理中断线：首先查阅芯片数据手册或《中断集成指南》，找到EDMA传输完成事件对应的系统中断输入线编号，假设是SysInt 72。
映射到CIC通道：确定使用哪个CIC（假设CIC0）和哪个通道（假设通道2）。找到管理中断线72的CH_MAP_REG（72/4=18，余数0，所以是CH_MAP_REG18的某个字段）。将该字段的值写为2。
使能中断输入：通过ENABLE_SET_INDEX_REG将索引值72写入，使能SysInt 72在CIC0中的检测。
映射通道到主机中断：找到映射通道2的HINT_MAP_REG（2/4=0，余数2，所以是HINT_MAP_REG0的某个字段）。将该字段的值写为10（对应CPU的INT10）。
使能主机中断输出：通过HINT_ENABLE_SET_INDEX_REG或直接写ENABLE_HINT_REG0，使能通往INT10的输出。
CPU侧配置：在CPU核心（CorePac）的中断控制器（INTC）中，使能INT10，并为其设置中断服务程序（ISR）的入口地址。
中断发生与处理：
- EDMA完成传输，拉高SysInt 72。
- CIC0检测到RAW_STATUS_REG中对应位置1。由于已使能，ENA_STATUS_REG对应位也置1。
- 根据CH_MAP_REG的配置，该中断被路由到通道2。
- 根据HINT_MAP_REG的配置，通道2触发主机中断10。
- 由于ENABLE_HINT_REG已使能，CIC0向CPU的INT10引脚发出中断信号。
- CPU跳转到INT10的ISR执行。
- 在ISR中，软件需要查询CIC0的ENA_STATUS_REG来确定是哪个中断源（可能需要遍历），处理完毕后，必须通过写STATUS_CLR_INDEX_REG清除CIC中的中断状态位。切记，清除CIC状态是ISR的职责之一，否则会导致中断重复触发。

实操心得：在调试中断不触发的问题时，一个高效的排查路径是“自底向上”和“自顶向下”结合。自底向上：先用示波器或逻辑分析仪确认外设是否真的发出了中断脉冲信号。然后，在内存中查看CIC的RAW_STATUS_REG，看CIC是否“看到”了该信号。接着查ENA_STATUS_REG和ENABLE_REG。最后查HINT_MAP_REG和ENABLE_HINT_REG。自顶向下：先确认CPU的ISR是否已正确挂接且中断已使能，然后逐步向下层检查。寄存器配置后，务必再读回来验证，防止写操作因总线问题未生效。

3. 处理器间通信与复位控制

3.1 IPCGRx寄存器：核间中断的软件触发机制

除了外设硬件触发中断，多核DSP中各个CPU核心之间经常需要相互通知和同步。TMS320C6654提供了专用的处理器间通信生成寄存器来实现软件触发的核间中断。

IPCGR0 (地址 0x02620240)：用于向CorePac 0生成IPC中断。向这个寄存器的特定位写1，就可以产生一个到CorePac 0的中断事件。这相当于一个“软件门铃”。
IPCGRH (地址 0x0262027C)：用于向主机（Host，可能指芯片上的ARM核或其他主控处理器）生成IPC中断。
IPCAR0 (地址 0x02620280)/IPCARH (地址 0x026202BC)：IPC应答寄存器。当目标核心（如CorePac 0）收到并处理了IPC中断后，它应该向对应的IPCARx寄存器写入特定值进行应答，以通知发送方“消息已收到”。这是一个简单的握手机制，对于实现可靠的核间通信协议（如消息队列）非常有用。

这种机制比通过共享内存设置标志位再查询的方式延迟更低，实时性更好。例如，CorePac 1完成一项计算后，可以通过写IPCGR0立即通知CorePac 0来取结果。

3.2 NMI与LRESET：最高优先级事件与局部复位

在中断层次之上，还有两种更特殊、优先级更高的事件：不可屏蔽中断和局部复位。

NMI：不可屏蔽中断，用于处理最严重的硬件错误，如ECC内存校验错误、看门狗超时等。一旦发生，CPU必须立即响应，不能被普通中断屏蔽位关闭。其产生源可以是芯片内部模块，也可以通过NMI引脚由外部输入。
LRESET：局部复位。它可以只复位指定的一个CPU核心（CorePac），而不影响芯片上其他核心和外设的运行。这在动态调试、错误恢复或负载均衡时非常有用。可以由软件写LPSC寄存器触发，也可以由外部LRESET引脚或看门狗触发。

手册中的表8-39揭示了CORESEL[3:0]、LRESETNMIEN、LRESET和NMI这几个引脚如何协同工作，来选择将NMI或LRESET信号发送给哪个核心：

LRESETNMIEN是总使能，为高时，忽略LRESET和NMI引脚。
当LRESETNMIEN为低时，CORESEL[1:0]引脚的状态决定了目标核心（00对应CorePac 0，1x对应所有核心）。
然后根据LRESET和NMI引脚的电平组合，决定是产生局部复位还是NMI。

注意事项：NMI和LRESET的时序要求非常严格（见表8-40）。tsu（建立时间）和th（保持时间）都是以系统时钟周期P的倍数来定义的。在设计使用这些引脚的外部电路时，必须确保信号满足时序要求，否则可能导致误触发或不触发。例如，LRESET信号必须在LRESETNMIEN变低前至少12个P周期就保持稳定。

4. MPU内存保护单元精讲

4.1 MPU的设计哲学与硬件布局

内存保护单元是现代高性能处理器保障系统鲁棒性的防火墙。TMS320C6654不是一个单一的MPU，而是包含了五个独立的MPU实例，分别守护不同的内存区域和总线，这种分布式设计减少了单一MPU的性能瓶颈和单点故障风险。

根据表8-41和表8-42，我们来剖析每个MPU的职责：

MPU0：保护主配置TeraNet。这是芯片内部一个关键的配置总线，许多核心和外设的配置寄存器都挂在这条总线上。MPU0防止非法或错误的配置访问，避免整个芯片被误配置而宕机。它保护从0x01D00000到0x026207FF的地址范围。
MPU1：保护QM_SS数据端口。QMSS是队列管理器子系统，负责数据包的高效调度。MPU1保护其数据端口（地址0x34000000-0x340BFFFF），确保只有授权的模块（如PKTDMA）才能访问队列描述符等关键数据结构。
MPU2：保护QM_SS配置端口。这是QMSS子系统自身的配置寄存器空间（0x02A00000-0x02ABFFFF），防止配置被意外篡改。
MPU3：保护信号量单元。信号量用于多核间的同步互斥，其内存区域（0x02640000-0x026407FF）必须被严格保护，否则会导致严重的竞态条件和系统死锁。
MPU4：保护EMIF16外部存储器接口。这是芯片与外部SDRAM、Flash等存储设备通信的窗口。MPU4守护着从0x70000000开始的整个256MB EMIF16地址空间，防止DMA错误或软件指针越界破坏外部存储内容，这是系统稳定性的最后一道硬件屏障。

每个MPU的能力略有差异（见表8-41）。MPU0、2、4支持16个可编程保护范围，功能最强；MPU1支持5个；MPU3只支持1个，这与其保护的信号量区域较小且功能单一的特点相符。它们都支持16个不同��访问ID，并默认采用“允许假设”策略，即未在保护范围内定义的地址访问默认是允许的。

4.2 权限模型：Privilege ID与Master ID

MPU进行访问裁决的依据是什么？答案是两套ID系统：Privilege ID和Master ID。

Privilege ID定义了访问者的特权级别和访问类型（见表8-43）。它回答“你是谁，你想干什么”的问题。

来源：对于CorePac，其Privilege ID由MSMC（多核共享内存控制器）根据CPU当前运行的模式（用户态/特权态）动态驱动。对于外设，则是固定配置的，如uPP、EMAC、QM_PKTDMA等被标记为User（用户）级别，PCIe被标记为Supervisor（监管）级别。
访问类型：区分是DMA访问（数据读写）还是Instruction（指令读取）。这可以用来实现代码区的写保护（例如，将Flash区域设置为只允许Instruction读，禁止DMA写）。
共享性：多个Master可以共享同一个Privilege ID。例如，所有用户态下的DMA外设可能都使用同一个ID。

Master ID是每个总线主设备的唯一硬件标识符（见表8-44）。它回答“具体是哪一个设备”的问题。

唯一性：每个能够发起总线交易的模块都有一个独一无二的Master ID。CorePac 0的ID是0，其配置端口的ID是8，EDMA传输控制器的读写通道各有不同的ID，等等。
用途：Master ID主要用于精细化的访问控制。在MPU的可编程范围属性设置中，可以指定允许或禁止哪些具体的Master ID进行访问。例如，你可以设置一段内存区域只允许CorePac 0（ID 0）和EDMA_TC0读通道（ID 28）访问，而禁止其他所有主设备（包括CorePac 0的DMA或其他EDMA通道）。

关键点：一次内存访问请求会同时携带Privilege ID和Master ID。MPU的裁决逻辑会综合检查：1）访问的地址落在哪个保护范围（或默认区域）；2）该范围的属性是否允许当前请求的Privilege ID（特权级别+访问类型）和/或Master ID。任何一次检查失败，都会触发保护错误。

4.3 MPU寄存器详解与配置实战

所有MPU的寄存器布局基本一致，可以分为控制状态寄存器组和可编程范围寄存器组。

控制状态寄存器组（偏移 0x0 - 0x20）：

REVID：只读，硬件版本。
CONFIG：核心配置寄存器（见图8-27和表8-50）。这是一个非常重要的只读寄存器，它告诉我们这个MPU实例的硬件能力：
- ADDR_WIDTH：地址对齐粒度。对于C6654，所有MPU都是1KB对齐。这意味着你设置的保护范围起始和结束地址必须是1KB的整数倍。
- NUM_PROG：支持的可编程范围数量。读此字段可以确认是16、5还是1。
- NUM_AIDS：支持的访问ID数量，这里是16。
- ASSUME_ALLOWED：默认策略位。复位后为1，即“允许假设”。在初始化时，如果你希望所有未明确允许的访问都被禁止（白名单模式），需要将此位清零。
IRAWSTAT / IENSTAT / IENSET / IENCLR / EOI：MPU自身的中断管理寄存器。当MPU检测到保护违规时，可以产生一个错误中断。这些寄存器用于使能、查询和清除该中断。EOI（中断结束）寄存器在处理完中断后写入，以通知MPU可以接受新的中断。

可编程范围寄存器组（偏移 0x200 - 2F8）：这是配置MPU策略的核心。每个可编程范围需要配置三个寄存器：

PROGx_MPSAR：起始地址寄存器。写入你想要保护的内存区域的起始地址（1KB对齐）。
PROGx_MPEAR：结束地址寄存器。写入保护区域的结束地址（1KB对齐）。注意，地址范围是包含性的，即[MPSAR, MPEAR]。
PROGx_MPPA：内存页保护属性寄存器。这是最复杂的寄存器，它定义了在这个地址范围内，什么样的访问是被允许的。其位域通常包括：
- 允许的Privilege ID位图：一个16位的字段，每位对应一个Privilege ID（0-15）。如果某位为1，则拥有该Privilege ID的访问者被允许。
- 允许的Master ID位图或列表：可能是一个位图或需要结合其他寄存器来设置，用于指定允许的具体主设备。
- 访问类型控制：可能包含是否允许读（R）、写（W）、执行（X）的独立控制位。
- 缓存/共享属性：有时也可在此设置内存区域的缓存策略（Cacheable, Bufferable）和共享属性。

错误处理寄存器（偏移 0x300 - 0x308）：当违规发生时，这些寄存器锁存现场信息，是调试的关键。

FLTADDRR：错误地址寄存器。只读，保存触发保护违规的访问地址。
FLTSTAT：错误状态寄存器。记录违规的详细信息，例如是读违规还是写违规、触发违规的Privilege ID和Master ID是什么。
FLTCLR：错误清除寄存器。在读取并处理了错误信息后，向此寄存器写入特定值（通常是1）以清除错误标志，使MPU能够继续监测后续访问。

4.4 MPU配置流程与典型场景示例

配置一个MPU保护范围，通常遵循以下步骤：

规划：确定要保护的内存区域（起始、结束地址）和访问策略（允许谁、允许什么操作）。
选择范围：选择一个未使用的可编程范围索引x。
禁用范围（可选但推荐）：在修改活跃的范围配置前，可以先通过修改其MPPA寄存器临时禁用它（如将所有允许位清零），以避免配置过程中出现不可预知的访问。
设置地址：向PROGx_MPSAR和PROGx_MPEAR写入对齐的地址。
设置属性：根据规划，计算并设置PROGx_MPPA寄存器的值，包括允许的ID和访问权限。
启用范围：如果之前禁用了，现在配置正确的属性以启用它。
启用MPU中断：如果需要，通过IENSET寄存器使能MPU错误中断，并在CPU的INTC中配置相应的中断服务程序。
设置默认策略：通过CONFIG寄存器的ASSUME_ALLOWED位（如果可写）或通过配置一个“全开放”或“全禁止”的默认范围来设定未覆盖区域的策略。

场景示例：保护一块共享数据缓冲区假设在DDR中有一块从0x80000000到0x80001FFF（8KB）的缓冲区，需要被CorePac 0（用户态和特权态）、EDMA_TC0（用于数据搬运）读写，但禁止其他任何主设备（如其他核心、其他DMA）访问。

选择MPU4（保护EMIF16空间），使用其第一个可编程范围（PROG0）。
计算地址：起始0x80000000，结束0x80001FFF。由于1KB对齐，MPSAR = 0x80000000，MPEAR = 0x80001FFF。
确定ID：从表8-43和8-44查得，CorePac 0的Privilege ID在用户态和特权态下可能不同（由MSMC驱动），为简化，我们假设使用Master ID进行更精确的控制。允许的Master ID为：0 (CorePac 0), 28 (EDMA_TC0读), 29 (EDMA_TC0写)。
配置MPPA：设置允许的Master ID位图，将位0、28、29置1。设置访问权限为允许读和写。
将上述配置写入MPU4的PROG0相关寄存器。

这样，任何非0、28、29的Master ID尝试访问该区域，或者ID 0/28/29尝试执行（X）该区域，MPU4都会立即触发保护错误，并可以产生中断通知CPU。

5. 常见问题排查与调试技巧

在实际开发中，与CIC和MPU相关的问题往往比较隐蔽。这里分享一些我踩过的坑和调试方法。

5.1 中断相关典型问题

问题1：中断配置正确，但永不触发。

排查思路：
1. 信号源头：确认外设是否真正产生了中断事件。检查外设的中断状态寄存器是否置位，其自身的中断输出是否使能。
2. CIC原始状态：读取CIC的RAW_STATUS_REG，确认中断信号是否已到达CIC。如果没有，检查芯片数据手册的中断映射表，确认物理连接是否正确。
3. CIC使能与状态：检查ENABLE_REG和ENA_STATUS_REG。确认中断已在CIC使能，并且状态已置位。
4. 路由配置：仔细检查CH_MAP_REG和HINT_MAP_REG的配置值。一个常见的错误是映射到了错误的通道或主机中断号。使用CSL库函数时，要留意其参数是中断号还是通道号。
5. 主机中断输出：检查ENABLE_HINT_REG，确认通往CPU的最终输出已打开。
6. CPU端配置：确认CPU的INTC中对应中断号（如INT10）已使能，且中断服务程序向量表已正确设置。检查CPU的全局中断使能位（如GIE）是否打开。
7. 优先级与屏蔽：检查是否有更高优先级的中断一直占着CPU，或者该中断是否被CPU的IER（中断使能寄存器）或IER中的某一位屏蔽。

问题2：中断触发一次后，不再触发。

原因：这是最经典、最常见的问题。中断服务程序中没有正确清除中断标志。
解决：在ISR中，必须完成以下两步清除操作：
1. 清除外设中断标志：向外设的中断状态寄存器写特定值（通常是1）以清除其内部的中断挂起位。
2. 清除CIC中断状态：向CIC的STATUS_CLR_INDEX_REG写入对应的中断线索引号。只清除外设标志而不清除CIC标志，会导致CIC认为中断仍在挂起，从而不会响应新的中断边沿。

问题3：中断响应延迟过大。

分析：检查是否在ISR中做了太多耗时操作，或者是否频繁进入高优先级中断导致低优先级中断被饿死。使用CIC的通道优先级功能（如果支持），将实时性要求高的中断映射到高优先级通道。

5.2 MPU相关典型问题

问题1：程序访问某段内存时，系统进入异常（如Data Access Exception）。

排查思路：
1. 确认异常源：首先查看CPU的异常状态寄存器（如ESR），确认是否是MPU保护错误触发的异常。
2. 定位违规MPU：如果有多个MPU，需要依次检查每个MPU的FLTSTAT和FLTADDRR寄存器。违规地址FLTADDRR会直接告诉你访问了哪里。
3. 分析错误状态：FLTSTAT寄存器会告诉你违规的访问类型（读/写）、触发违规的Privilege ID和Master ID。对照表8-43和8-44，就能知道是哪个主设备在违规访问。
4. 检查MPU配置：根据违规地址，找到是哪个MPU的哪个保护范围（或默认区域）拒绝了访问。检查该范围的MPPA寄存器配置，看是否包含了违规主设备的ID和访问权限。
5. 检查“允许假设”位：如果访问地址不在任何已定义的保护范围内，那么CONFIG.ASSUME_ALLOWED位的值决定了是允许还是拒绝。默认是1（允许），如果你改成了0（拒绝），那么所有未明确允许的访问都会被拦截。

问题2：系统启动后，DMA无法正常工作。

可能原因：DMA源或目的地址所在的内存区域，其MPU保护属性未允许该DMA控制器的Master ID进行访问。
调试：在使能DMA传输前，先检查相关地址范围的MPU配置。确保DMA控制器（如EDMA_TC0的读ID和写ID）在允许的Master ID列表中，并且具有正确的读写权限。

问题3：动态修改MPU配置后系统不稳定。

注意事项：在修改一个正在被活跃访问的内存区域的保护属性时，存在风险。建议的步骤是：
1. 确保没有核心或DMA正在访问该区域（可能需要软件同步机制）。
2. 通过修改MPPA临时禁用该保护范围（设为全禁止）。
3. 更新MPSAR、MPEAR或MPPA。
4. 重新启用该范围，配置新的属性。
5. 对于关键系统区域，修改MPU配置时应关闭全局中断。

5.3 调试工具与技巧

寄存器查看：熟练使用CCS的Memory Browser和Register Viewer，直接查看CIC和MPU的寄存器状态，这是最直接的调试手段。
CSL库：TI提供的Chip Support Library封装了大部分寄存器操作。使用CSL_cicGetHwStatus、CSL_mpuSetRegion等函数可以提高开发效率并减少错误，但务必理解其底层操作。
仿真器与Trace：对于复杂的并发问题，可以使用XDS仿真器的实时调试功能，设置硬件断点或数据观察点。更高级的System Trace可以捕获总线事件，帮助你看到在崩溃前究竟发生了哪些内存访问。
循序渐进配置法：在系统初始化时，先不要启用复杂的MPU保护。让系统基本功能跑通后，再逐个区域、逐个策略地添加MPU保护，每加一个都充分测试。对于中断，先配置一个简单的中断（如定时器），确保整个通路畅通，再添加其他中断。

理解TMS320C6654的CIC和MPU，就像是拿到了芯片内部交通管理和安全保卫的指挥棒。寄存器手册是地图，而实际配置和调试经验则是导航仪。希望这篇详细的解析能帮你建立起清晰的认知框架，在实际项目中遇到问题时，能够快速定位到是“交通规则”（CIC映射）没设对，还是“安保检查”（MPU权限）没通过。多动手实验，从简单的例程开始，逐步构建复杂的多核中断和内存保护系统，你的DSP开发功力一定会大大增强。

查看全文

http://www.jsqmd.com/news/1195249/