2023年全国电赛H题信号分离装置：从加法器到DDS的硬件实现与频谱分析实战
1. 加法器电路设计与实战要点
信号分离装置的第一步是将两路输入信号A和B通过加法器合成为信号C。这里我选用NE5532运放搭建经典的反相加法器电路，实测在20kHz频率范围内表现稳定。具体电路设计中，反馈电阻Rf取10kΩ，输入电阻R1和R2均为10kΩ，这样能保证两路信号的增益一致。有个坑要特别注意：NE5532需要±12V双电源供电，单电源供电会导致负半周信号被削波。
在面包板调试阶段，我发现当输入信号幅值超过2Vpp时，输出波形出现明显失真。后来通过降低输入信号幅值到1Vpp以下，并在输出端增加100Ω限流电阻，问题得到解决。这里分享一个实测技巧：用示波器的XY模式观察两路输入信号的相位关系时，若出现椭圆图形，说明存在相位差，需要调整信号源同步。
2. 电压抬升电路的精密设计
由于STM32的ADC只能采样0-3.3V正电压，而加法器输出是±1.65V的双极性信号，必须设计电压抬升电路。我采用同相放大结构，运放选用低噪声的OP07，基准电压用TL431产生2.5V参考。关键参数计算如下：
- 抬升量 = (R4/(R3+R4))×Vref
- 增益 = 1 + R6/R5
实际调试中发现，当输入信号频率超过5kHz时，输出波形出现相位延迟。通过将R5、R6从10kΩ改为1kΩ，并选用100pF的补偿电容后，带宽提升到50kHz。建议使用1%精度的金属膜电阻，电位器要选用多圈精密型号，否则会出现零点漂移。
3. 基于FFT的频谱分析实战
在STM32H750上实现1024点FFT时，我对比了ARM的CMSIS-DSP库和手工编写的基4算法。实测发现CMSIS库在216MHz主频下仅需1.2ms，而自己写的算法要3.8ms。这里有个重要技巧：采样率设为信号最高频率的6倍以上（我用150ksps），并加汉宁窗减少频谱泄漏。
通过大量实验，我总结出频谱识别的三个关键点：
- 主频分量幅值需大于次谐波10倍
- 三角波的3次谐波幅值应为基波的1/9
- 频率分辨率Δf=fs/N=146Hz（N=1024）
4. DDS信号重建的精度优化
原装AD9833的25MHz晶振会导致频率分辨率不足（0.1Hz步进对应11位控制字）。我的改进方案是：
- 更换为1MHz温补晶振（TCXO）
- 修改时钟分频寄存器（SYNC_CLK=1）
- 加入PID温控算法，将晶振温度稳定在45±0.5℃
实测表明，经过改造后频率稳定度达到±0.01Hz，但相位噪声会增大。解决方法是在DDS输出端加入LCπ型滤波器（L=10mH，C=100nF），可将带外噪声抑制40dB以上。
5. 放大滤波电路的设计细节
末级放大电路采用两级设计：前级用LM6142做10倍放大（带宽20MHz），后级用THS3091做功率驱动。滤波部分选用7阶椭圆低通滤波器（fc=50kHz），使用FilterPro软件计算元件参数时，要注意选择0.1dB通带波纹和50dB阻带衰减。
在PCB布局上，我采用星型接地和guard ring技术，将噪声基底控制在-80dBm以下。一个血泪教训：运放电源去耦电容必须用0.1μF陶瓷电容并联10μF钽电容，且距离芯片电源引脚不超过3mm，否则会出现高频振荡。