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FPGA动态数码管驱动原理与紫光同创开发板实践

news 2026/7/17 3:02:55

1. 盘古PGX-Lite 7K开发板硬件概览

紫光同创盘古PGX-Lite 7K开发板（型号PGC7KD-6IMBG256）是一款面向FPGA初学者的高性价比开发平台。作为国产FPGA的重要代表，该板卡搭载紫光同创Compa系列FPGA芯片，采用256引脚BGA封装，核心资源包括7K逻辑单元（约等效于Xilinx Artix-7系列的7K规模）。开发板标配的外设接口中，最引人注目的是两组4位8段共阳数码管，这也是本实验的核心操作对象。

开发板的数码管模块采用典型的动态扫描驱动设计，每组数码管包含：

  • 4位独立的8段显示单元（含小数点）
  • 共阳极端通过PNP三极管阵列驱动
  • 段选信号通过74HC595移位寄存器扩展
  • 扫描频率建议设置在100Hz-1kHz范围内

实际测量中发现，当扫描频率低于60Hz时会出现肉眼可见的闪烁，而高于2kHz会导致三极管开关损耗明显增加。经过多次测试，250Hz是最佳平衡点。

2. 动态显示原理深度解析

2.1 动态扫描的本质

动态显示技术的核心是视觉暂留效应（Persistence of Vision）。人眼在光源消失后约0.1秒内仍保留视觉印象，利用这一特性，通过快速轮流点亮多个数码管，只要刷新速度足够快，人眼就会认为所有数码管在持续发光。

具体到本开发板：

  1. 每个数码管的相同段（a-g、dp）并联连接
  2. 位选信号通过三极管控制公共阳极
  3. 在1ms时间片内：
    • 先关闭所有位选
    • 通过595移位寄存器输出当前位的段码
    • 打开对应位选三极管
  4. 循环执行4位数码管的上述操作

2.2 硬件驱动电路详解

开发板采用的典型驱动方案包含三个关键部件：

  1. 74HC595移位寄存器：将串行数据转换为8位并行输出，节省FPGA IO资源
    • 数据引脚：SDI（串行数据输入）
    • 控制引脚：SCLK（移位时钟）、RCLK（锁存时钟）
  2. PNP三极管阵列：作为大电流开关驱动共阳极
    • 型号：SS8550（最大500mA集电极电流）
    • 基极电阻选用2.2kΩ限制驱动电流
  3. 限流电阻网络：
    • 段选线路串联100Ω电阻
    • 实测单段电流约8mA时亮度适中
// 典型的三极管驱动电路Verilog描述 assign digit_en[3:0] = ~{4{!en}} & sel[3:0]; // 位选使能信号 always @(posedge clk) begin if(shift_en) begin shreg <= {shreg[6:0], sdi}; // 移位寄存器 end end

3. FPGA工程创建与配置

3.1 PDS开发环境搭建

  1. 软件安装：

    • 下载PDS Lite最新版本（当前为v3.5.1）
    • 安装时勾选"PGC7K器件支持包"
    • 安装USB-JTAG驱动（需连接开发板后自动识别）

  2. 工程创建步骤：

    create_project -name "led_display" -path "./prj" set_device -name PGC7KD-6IMBG256 -speed -6 add_file -type verilog ./src/top.v add_file -type cst ./constraint/io.cst

  3. 引脚约束文件关键配置：

    # 数码管段选信号（通过595驱动） define_attribute PIN_12 SDI define_attribute PIN_23 SCLK define_attribute PIN_24 RCLK # 位选信号 define_attribute PIN_45 DIGIT_EN[0] define_attribute PIN_46 DIGIT_EN[1] define_attribute PIN_47 DIGIT_EN[2] define_attribute PIN_48 DIGIT_EN[3]

3.2 时钟系统设计

开发板提供50MHz主时钟，需要通过DCM（数字时钟管理器）分频得到扫描时钟：

// 250Hz扫描时钟生成（50MHz/200000） reg [17:0] div_cnt; always @(posedge clk_50m) begin if(div_cnt == 199999) begin div_cnt <= 0; scan_clk <= ~scan_clk; end else begin div_cnt <= div_cnt + 1; end end

实际调试中发现，直接使用计数器分频会产生时钟偏移。更稳定的做法是调用PDS内置的CLKDIV原语：

CLKDIV #(.DIV(200000)) u_clkdiv (.CLKIN(clk_50m), .CLKOUT(scan_clk));

4. Verilog核心代码实现

4.1 顶层模块设计

module top( input wire clk_50m, output wire sdi, output wire sclk, output wire rclk, output wire [3:0] digit_en ); // 扫描时钟生成 wire scan_clk; clk_div u_clkdiv(.clk_in(clk_50m), .clk_out(scan_clk)); // 显示数据缓冲 reg [15:0] disp_data = 16'h1234; // 默认显示"1234" // 动态扫描控制器 display_scan u_scan( .clk(scan_clk), .data(disp_data), .sdi(sdi), .sclk(sclk), .rclk(rclk), .digit_en(digit_en) ); endmodule

4.2 动态扫描状态机

module display_scan( input wire clk, input wire [15:0] data, output reg sdi, output reg sclk, output reg rclk, output reg [3:0] digit_en ); // 数码管段码表（共阳） parameter [7:0] SEG_TAB [0:15] = { 8'hC0, // 0 8'hF9, // 1 8'hA4, // 2 8'hB0, // 3 8'h99, // 4 8'h92, // 5 8'h82, // 6 8'hF8, // 7 8'h80, // 8 8'h90, // 9 8'h88, // A 8'h83, // b 8'hC6, // C 8'hA1, // d 8'h86, // E 8'h8E // F }; // 状态寄存器 reg [1:0] state = 0; reg [3:0] cnt = 0; reg [7:0] shift_data; always @(posedge clk) begin case(state) 0: begin // 准备阶段 digit_en <= 4'b1111; // 关闭所有位选 rclk <= 0; shift_data <= SEG_TAB[data[cnt*4 +: 4]]; // 获取当前位段码 state <= 1; end 1: begin // 移位阶段 sdi <= shift_data[7]; shift_data <= {shift_data[6:0], 1'b0}; sclk <= 1; state <= 2; end 2: begin sclk <= 0; if(&shift_data) begin // 移位完成 state <= 3; end else begin state <= 1; end end 3: begin // 锁存并显示 rclk <= 1; digit_en <= ~(1 << cnt); // 使能当前位 cnt <= cnt + 1; state <= 0; end endcase end endmodule

5. 调试技巧与性能优化

5.1 常见问题排查

  1. 数码管显示暗淡：

    • 检查段选限流电阻是否过大（建议100Ω）
    • 测量三极管导通压降（正常应<0.3V）
    • 确认595输出驱动强度设置（PDS中设为12mA）

  2. 显示错位或重影：

    • 增加位切换时的消隐时间（至少20us）
    • 检查位选信号与段码更新的时序配合
    // 改进的消隐处理 always @(posedge clk) begin if(state == 0) digit_en <= 4'b1111; // 提前关闭显示 // ...其余逻辑... end

5.2 资源优化方案

  1. 时间分片复用：

    // 将扫描时钟提升到1kHz，每个数码管显示时间缩短为250us // 同时利用空闲时间处理其他任务 always @(posedge scan_clk) begin case(time_slot) 0: begin /* 数码管扫描 */ end 1: begin /* 按键扫描 */ end 2: begin /* 通信处理 */ end endcase end

  2. 亮度均匀性校正：

    // 因不同段LED导通压降不同，需进行亮度补偿 wire [7:0] seg_adj = SEG_TAB[data] & 8'h7F; // 去除小数点 assign seg_data = { seg_adj[7], // dp seg_adj[6] | 1'b0, // g seg_adj[5] | 1'b1, // f seg_adj[4] | 1'b0, // e seg_adj[3] | 1'b1, // d seg_adj[2] | 1'b0, // c seg_adj[1] | 1'b1, // b seg_adj[0] | 1'b0 // a };

6. 功能扩展实践

6.1 滚动显示实现

通过添加显示缓冲区和定时刷新机制，可实现文字滚动效果：

reg [31:0] disp_buf = "HELLO"; reg [15:0] scroll_cnt; always @(posedge clk_1khz) begin if(scroll_cnt == 1000) begin // 每秒滚动1次 scroll_cnt <= 0; disp_buf <= {disp_buf[23:0], disp_buf[31:24]}; // 循环左移 end else begin scroll_cnt <= scroll_cnt + 1; end disp_data <= disp_buf[31:16]; // 显示前4字符 end

6.2 多级亮度调节

利用PWM技术实现16级亮度控制：

reg [3:0] pwm_cnt; reg [3:0] brightness = 15; // 默认最亮 always @(posedge clk_50m) begin pwm_cnt <= pwm_cnt + 1; end assign digit_en = (pwm_cnt < brightness) ? ~(1 << cnt) : 4'b1111;

在调试动态显示系统时，我发现三极管的开关特性对显示效果影响极大。某次使用非原装SS8550三极管时，出现了明显的拖尾现象。后来用示波器捕获发现，替换件的关断时间比原装件慢了约3us，导致位切换时出现短暂的重叠导通。这个案例让我深刻理解到，在动态扫描设计中，每个元件的参数匹配都至关重要。

http://www.jsqmd.com/news/1204003/

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