深入解析TMS320F2802x I2C寄存器：从时钟配置到FIFO与中断实战

1. I2C模块寄存器概览与核心设计思路

在嵌入式开发中，I2C总线因其简洁的两线制（SDA数据线、SCL时钟线）和灵活的多主多从架构，成为了连接各类低速外设（如传感器、EEPROM、RTC）的首选。然而，很多开发者在使用微控制器（MCU）内置的I2C模块时，往往停留在调用库函数的层面，一旦遇到时序异常、数据丢失或效率瓶颈，便束手无策。究其根本，是对驱动I2C模块的“大脑”——寄存器组——缺乏深入理解。以TI的TMS320F2802x系列MCU为例，其I2C模块功能强大但寄存器配置也相对复杂，从时钟生成到数据传输，再到FIFO缓冲管理，每一个环节都由特定的寄存器控制。掌握这些寄存器的“脾气秉性”，你才能真正驯服I2C总线，写出稳定高效的驱动代码。本文将以该系列MCU的I2C模块寄存器手册为蓝本，结合我多年的调试经验，为你拆解时钟配置、数据传输和FIFO控制这三大核心功能的寄存器级操作逻辑与避坑指南。

2. 时钟配置寄存器：I2C通信的“心跳”发生器

I2C通信的稳定性，首要取决于SCL时钟信号的精准性。这个时钟并非直接来自系统主频，而是通过一系列分频器“雕刻”出来的。在TMS320F2802x的I2C模块中，这主要由三个寄存器协同完成：预分频寄存器（I2CPSC）、时钟低电平分频寄存器（I2CCLKL）和时钟高电平分频寄存器（I2CCLKH）。

2.1 时钟生成链路与预分频器（I2CPSC）

I2C模块的时钟链路可以看作一个两级分频系统。第一级是预分频器（Prescaler），它负责将高速的I2C输入时钟（通常与CPU时钟同源）降频，产生一个基础的“模块时钟（Module Clock）”。这个模块时钟的频率是后续生成SCL波形的时间基准。

I2CPSC寄存器（偏移地址0Ch）的低8位IPSC字段就是控制这个分频系数的关键。其计算公式非常直接：模块时钟频率 = I2C输入时钟频率 / (IPSC + 1)

这里有个至关重要的硬件约束：IPSC的值必须在I2C模块处于复位状态（即模式寄存器I2CMDR中的IRS位为0）时进行配置。一旦你通过置位IRS=1启动了模块，再修改IPSC是无效的。这是一个常见的初始化陷阱。假设你的系统时钟SYSCLKOUT为60MHz，你希望模块时钟为12MHz，那么IPSC应设置为 (60 / 12) - 1 = 4。

实操心得：在编写初始化函数时，务必遵循“复位-配置-使能”的步骤。即先确保IRS=0，然后配置I2CPSC、I2CCLKL、I2CCLKH等所有时钟相关寄存器，最后再将IRS置1。顺序错乱会导致时钟计算错误，通信根本无法启动。

2.2 高低电平时间精细调谐：I2CCLKL与I2CCLKH

得到模块时钟后，第二级分频用于生成最终的SCL信号。I2C协议要求SCL时钟的高电平和低电平时间可以独立设置，以满足不同模式（标准模式100kHz、快速模式400kHz、高速模式等）的时序要求。这就是I2CCLKL和I2CCLKH寄存器的用武之地。

这两个都是16位寄存器，分别存储低电平分频值（ICCL）和高电平分频值（ICCH）。它们的工作原理是：SCL的一个电平（高或低）的持续时间，等于模块时钟周期乘以(分频值 + d)。这里的d是一个由预分频器IPSC值决定的微调因子，具体关系需查阅芯片数据手册的“Clock Divider Registers”章节。通常，当IPSC为偶数时，d=0；为奇数时，d=1。这个设计是为了补偿分频器引入的半个周期偏差，确保时钟占空比尽可能接近50%。

SCL周期计算公式可以归纳为：SCL周期 = (ICCL + d) * T_mod + (ICCH + d) * T_mod其中，T_mod是模块时钟的周期。

例如，在模块时钟为12MHz（周期约83.33ns），目标SCL频率为400kHz（周期2.5us），且希望占空比为50%的典型场景下，我们可以进行如下计算：

1. 每个电平的目标时间约为 2.5us / 2 = 1.25us。
2. 所需的分频值 N = 目标时间 / T_mod = 1.25us / 83.33ns ≈ 15。
3. 假设d=0，则设置 ICCL = ICCH = 15。

手册中特别强调：I2CCLKL和I2CCLKH必须设置为非零值，否则I2C时钟将无法正常产生。很多初学者在调试时发现SCL线始终为低或为高，检查代码后才发现这两个寄存器忘了初始化，或者错误地写入了0。

2.3 时钟配置实战与验证

理论计算后，我们需要通过代码和示波器进行验证。下面是一个针对400kHz通信频率的初始化代码片段：

void I2CA_Init(void) { // 步骤1：将I2C模块置于复位状态（IRS=0），以便安全配置时钟寄存器 I2caRegs.I2CMDR.bit.IRS = 0; // 步骤2：配置预分频器。假设输入时钟60MHz，目标模块时钟12MHz。 // IPSC = (60MHz / 12MHz) - 1 = 4 I2caRegs.I2CPSC.all = 4; // 步骤3：配置高低电平分频器。模块时钟周期T_mod = 1/12MHz ≈ 83.33ns。 // 目标SCL周期 = 1/400kHz = 2.5us，高低电平各占1.25us。 // 分频值 N = 1.25us / 83.33ns ≈ 15.0，取整为15。 // 先查阅手册确认当前IPSC=4时的d值（假设d=0）。 I2caRegs.I2CCLKL = 15; // 设置低电平时间分频值 I2caRegs.I2CCLKH = 15; // 设置高电平时间分频值 // 步骤4：配置其他参数，如自身地址、中断等（此处省略）... // 步骤5：使能I2C模块（IRS=1） I2caRegs.I2CMDR.bit.IRS = 1; // 短暂延时，等待时钟稳定 DELAY_US(10); }

配置完成后，最直接的验证方法是用示波器同时抓取SCL和SDA信号。测量SCL信号的实际频率和占空比，看是否与计算值吻合。如果发现频率偏差较大，请依次检查：

1. 系统时钟配置：确认CPU和I2C外设的输入时钟频率是否正确。
2. IPSC计算：重新核对预分频计算公式。
3. d因子：仔细阅读数据手册中关于d因子的说明，它对最终频率有微小但关键的影响。
4. 寄存器写入时机：再次确认所有时钟配置是否都在IRS=0时完成。

3. 数据传输核心寄存器：从寻址到字节收发

时钟配置妥当，通信的“心跳”就有了。接下来，我们要控制数据的“流动”。I2C一次完整的数据传输，通常包含起始条件、发送从机地址、读写数据、停止条件等环节。这些环节由一组核心寄存器精确控制。

3.1 从机地址寄存器（I2CSAR）与模式寄存器（I2CMDR）的协作

发起一次传输，主设备首先需要告知总线它想和谁通信。I2CSAR寄存器（偏移地址7h）就是用来存储目标从机地址的。这里需要注意地址模式的选择，由I2CMDR寄存器中的XA位决定：

• XA=0（7位地址模式）：这是最常用的模式。从机地址存储在I2CSAR的位6-0。位9-7应写0。例如，一个地址为0x50的EEPROM，应写入I2caRegs.I2CSAR = 0x0050。
• XA=1（10位地址模式）：用于地址空间更大的设备。从机地址存储在I2CSAR的位9-0。10位地址的传输分为两个字节，协议上有特殊规定，驱动代码需要相应处理。

I2CMDR寄存器是I2C模块的“指挥中心”，除了XA位，还有几个关键位控制着传输的启停和方向：

• MST（位10）：主/从模式选择。1为主模式，0为从模式。作为主设备发起传输时，需要置位此位。
• STT（位13）：起始条件位。当模块为主模式（MST=1）时，软件将STT置1，硬件会自动在总线上产生一个START信号，并开始发送I2CSAR中的地址。完成后，硬件会自动清除此位。
• STP（位11）：停止条件位。当模块为主模式时，软件将STP置1，硬件会在当前字节传输完成后，在总线上产生一个STOP信号。完成后，硬件会自动清除此位。
• TRX（位9）：传输方向位。0为接收模式，1为发送模式。这个位通常在发送完地址字节后，根据接下来的操作（读或写）来设置。
• IRS（位5）：模块复位/使能位。这是整个I2C模块的总开关，必须置1，模块才能工作。

3.2 数据计数寄存器（I2CCNT）与重复模式

在非重复模式下，I2CCNT寄存器（偏移地址5h）用来指定本次传输要发送或接收的数据字节数。它是一个16位寄存器，写入1到65535代表对应的字节数，写入0则代表65536字节。

其工作流程是：软件将需要传输的字节数写入I2CCNT。当传输启动后，硬件内部有一个计数器从该值开始递减，每成功传输一个字节（包括地址确认位）就减1。当内部计数器减到0时，如果此时STP位被预先设置为1，硬件就会自动产生一个STOP条件来结束本次传输。

重复模式（RM=1）则是一种特殊用法。在此模式下，I2CCNT的值被忽略。传输启动后，主设备会持续等待，每当CPU向数据发送寄存器（I2CDXR）写入一个字节，硬件就立刻将其发送出去，直到CPU显式地设置STP位来终止传输。这种模式适用于数据流长度不确定或需要极低延迟的场合，但需要软件更精确地控制传输节奏。

3.3 数据收发寄存器（I2CDRR与I2CDXR）与位计数（BC）

数据的最终出口和入口分别是I2CDXR（发送，偏移8h）和I2CDRR（接收，偏移6h）。它们都是16位寄存器，但只使用低8位（位7-0）存储数据。

这里有一个容易出错的细节：位计数（BC）。在I2CMDR寄存器的位2-0，BC字段用于指定每个数据字节的位数，可选1到8位。这用于兼容那些非8位字节长度的特殊设备。

• 发送时：在写入I2CDXR之前，必须先正确设置BC位。写入的数据必须右对齐。例如，BC=3（3位数据），你要发送的数据0b101，应写入I2CDXR的值为0x0005（二进制00000101，右对齐）。
• 接收时：硬件会自动将接收到的数据右对齐放入I2CDRR的低位，高位则处于未定义状态。读取后需要根据BC值进行掩码操作，例如received_data = I2caRegs.I2CDRR.all & 0x07（当BC=3时）。

对于绝大多数8位数据设备，设置BC=000即可。但如果你的从设备是特殊的，务必确保主从双方的字节长度设置一致，否则会导致数据错位，解析完全错误。

3.4 数据传输流程示例：主设备写操作

让我们串联起上述寄存器，完成一个向从设备（地址0x50）写入两个字节数据（0xAA， 0x55）的完整流程：

void I2C_WriteBytes(Uint16 slaveAddr, Uint16 byteCount, Uint16* data) { // 1. 配置为主发送模式，7位地址，非重复模式，8位数据 I2caRegs.I2CMDR.all = 0x0020; // IRS=1, MST=1, TRX=1, XA=0, RM=0, FDF=0, BC=000 // 2. 设置目标从机地址 I2caRegs.I2CSAR = slaveAddr; // 3. 设置要发送的数据字节数 I2caRegs.I2CCNT = byteCount; // 4. 设置STP位，让传输完成后自动产生停止条件 I2caRegs.I2CMDR.bit.STP = 1; // 5. 启动传输（产生START条件） I2caRegs.I2CMDR.bit.STT = 1; // 6. 等待直到“发送数据就绪”位（XRDY）置位，表示可以写入第一个数据 while(I2caRegs.I2CSTR.bit.XRDY != 1); // 7. 写入第一个数据字节 I2caRegs.I2CDXR = data[0]; // 8. 再次等待XRDY置位，写入第二个数据字节 while(I2caRegs.I2CSTR.bit.XRDY != 1); I2caRegs.I2CDXR = data[1]; // 9. 等待传输完成（停止条件产生）。可以通过检查STP位是否被硬件自动清除，或检查中断状态位。 while(I2caRegs.I2CMDR.bit.STP == 1); // 或者等待仲裁丢失、无应答等错误标志，这里省略错误处理 }

注意事项：上述代码使用了查询模式，在实际应用中，更高效的方式是使用中断。步骤6和8的等待会阻塞CPU。我们可以使能“发送数据就绪”中断（XRDY），在中断服务程序（ISR）中写入下一个数据。同时，必须处理好“无应答（NACK）”和“仲裁丢失（AL）”等错误中断，否则程序可能死锁在某个等待循环中。

4. FIFO控制寄存器：提升吞吐量与降低CPU负载

当需要连续传输大量数据时，如果每个字节都触发一次CPU中断或查询，系统开销会非常大。TMS320F2802x的I2C模块提供了4级深度的硬件FIFO（先进先出缓冲区），可以显著减少CPU干预次数，提升整体效率。FIFO功能通过两个寄存器控制：I2CFFTX（发送FIFO）和I2CFFRX（接收FIFO）。

4.1 FIFO模式使能与基本控制

首先，总开关是I2CFFTX寄存器的I2CFFEN位（位14）。必须将此位置1，才能启用整个I2C模块的FIFO模式。之后，发送和接收FIFO可以独立复位和使能。

• 发送FIFO复位/使能（TXFFRST，位13）：写0复位FIFO（指针归零，FIFO不可用），写1使能FIFO操作。
• 接收FIFO复位/使能（RXFFRST，位13）：功能同上，针对接收FIFO。

关键初始化顺序：正确的顺序是：1) 使能总开关（I2CFFEN=1）；2) 复位FIFO（TXFFRST/RXFFRST=0）；3) 配置FIFO中断等级等参数；4) 使能FIFO操作（TXFFRST/RXFFRST=1）。顺序错误可能导致FIFO状态机紊乱。

4.2 FIFO状态与中断机制

FIFO的核心价值在于其状态触发的中断机制，这允许CPU批量处理数据，而非逐字节处理。

• 发送FIFO状态（TXFFST，位12-8）：这5位只读字段反映了当前发送FIFO中存有多少个待发送的数据字节。当FIFO为空（TXFFST=0）时，表示所有数据已加载到移位寄存器或已发出。
• 接收FIFO状态（RXFFST，位12-8）：反映了当前接收FIFO中已收到但尚未被CPU读取的数据字节数。

中断的触发由“中断水平（Interrupt Level）”控制：

• 发送FIFO中断水平（TXFFIL，位4-0）：当发送FIFO中的数据量小于或等于TXFFIL设定的值时，发送FIFO中断标志（TXFFINT，位7）会被置位。例如，设置TXFFIL=1，意味着当FIFO中只剩下1个或0个数据时（即快空了），就会触发中断，提醒CPU及时补充数据，避免发送断流。
• 接收FIFO中断水平（RXFFIL，位4-0）：当接收FIFO中的数据量大于或等于RXFFIL设定的值时，接收FIFO中断标志（RXFFINT，位7）会被置位。例如，设置RXFFIL=4，意味着当FIFO收到4个字节（即FIFO满）时触发中断，让CPU一次性读取4个字节，效率最高。

中断使能位（TXFFIENA/RXFFIENA）则控制该中断标志是否真的能产生CPU中断。

4.3 FIFO使用流程与一个关键陷阱

下面以发送FIFO为例，展示其使用流程：

1. 初始化：配置时钟、模式等寄存器后，使能FIFO模式并复位FIFO。

   I2caRegs.I2CFFTX.bit.I2CFFEN = 1; // 使能FIFO模式 I2caRegs.I2CFFTX.bit.TXFFRST = 0; // 复位发送FIFO I2caRegs.I2CFFTX.bit.TXFFIL = 1; // 设置中断水平：当FIFO<=1时触发 I2caRegs.I2CFFTX.bit.TXFFIENA = 1; // 使能发送FIFO中断 I2caRegs.I2CFFTX.bit.TXFFRST = 1; // 使能发送FIFO操作

2. 启动传输：设置从机地址、数据计数（I2CCNT），并置位STT。

3. 填充FIFO：在中断服务程序或主循环中，检查TXFFST状态。只要TXFFST小于4（FIFO未满），就可以持续向I2caRegs.I2CDXR写入数据。写入的数据会自动进入FIFO队列。例如，要发送16个字节，可以一次性写入4个，等中断触发（表示已发送一些）后再写入后续数据。

4. 中断处理：当TXFFINT标志置位（因FIFO数据量<=TXFFIL），在中断服务程序中，检查TXFFST，如果FIFO未满，则继续填充数据，直到所有数据发送完毕。最后，清除中断标志（向TXFFINTCLR位写1）。

一个必须避开的坑：手册在I2CFFTX的TXFFST描述中有一个重要警告。由于FIFO状态位（TXFFST/RXFFST）复位后默认为0（空），一旦你使能FIFO操作（TXFFRST/RXFFRST=1）且I2C模块已使能（IRS=1），中断标志会立即被置位（因为空FIFO的状态满足了“<=TXFFIL”的条件）。如果此时中断也已使能，就会立即产生一个“虚假”中断。解决方法很简单：在使能FIFO操作和I2C模块后，立即手动清除一次中断标志。对于发送FIFO，写I2caRegs.I2CFFTX.bit.TXFFINTCLR = 1;；对于接收FIFO，写I2caRegs.I2CFFRX.bit.RXFFINTCLR = 1;。这个操作应该在使能中断之前或之后立刻进行。

5. 中断与状态管理：精准掌控通信流程

高效的I2C驱动离不开完善的中断服务机制。TMS320F2802x的I2C模块提供了一个集中的中断源寄存器（I2CISRC）和一个丰富的状态寄存器（I2CSTR），帮助我们精准响应各种事件。

5.1 中断源寄存器（I2CISRC）解析

I2CISRC寄存器（偏移地址Ah）的低3位INTCODE是一个只读字段，它像一个“导航员”，明确告诉你当前触发I2C中断的具体原因。CPU读取这个寄存器后，该字段会自动清零，如果还有其它已使能且待处理的中断，则下一个最高优先级的中断代码会被加载进来。

INTCODE的值及其含义如下：

• 0：无中断（通常不会在中断服务中看到此值）。
• 1：仲裁丢失（AL）。在多主系统中，当两个主设备同时发起传输时，硬件仲裁失败的一方会收到此中断。
• 2：无应答（NACK）条件检测。当主设备发送地址或数据后，没有收到从设备的应答信号（SDA线在第9个时钟周期仍为高），会触发此中断。这是最常见的错误之一，通常意味着从机地址错误、设备未上电或总线连接问题。
• 3：寄存器访问就绪（ARDY）。当I2C模块处于“寄存器可访问”状态时触发，常用于判断某些操作（如设置STP位）是否安全。
• 4：接收数据就绪（RRDY）。当接收移位寄存器（I2CRSR）的数据已转移到接收数据寄存器（I2CDRR）或接收FIFO非空时触发。
• 5：发送数据就绪（XRDY）。当发送数据寄存器（I2CDXR）或发送FIFO已空，可以接收新数据时触发。
• 6：停止条件检测（SCD）。当在总线上检测到一个STOP条件时触发。
• 7：被寻址为从机（AAS）。当本设备作为从机，且主机发送的地址与自身地址寄存器（I2COAR）匹配时触发。

中断处理流程示例：

__interrupt void i2cA_ISR(void) { Uint16 intSource = I2caRegs.I2CISRC.bit.INTCODE; switch(intSource) { case 2: // NACK // 处理无应答错误：记录日志、重试或报错 I2caRegs.I2CMDR.bit.STP = 1; // 尝试产生停止条件 I2C_ErrorHandler(); break; case 4: // RRDY // 处理接收数据 while(I2caRegs.I2CFFRX.bit.RXFFST != 0) { // 如果使用FIFO Uint16 data = I2caRegs.I2CDRR.all; // 存储或处理data } break; case 5: // XRDY // 处理发送数据就绪 if (txDataIndex < txDataLength) { I2caRegs.I2CDXR = txBuffer[txDataIndex++]; } else { // 所有数据已发送，可以准备结束传输 } break; // ... 处理其他中断源 } // 清除PIE中断标志位（根据具体的中断组和标志） PieCtrlRegs.PIEACK.all = PIEACK_GROUP8; }

5.2 状态寄存器（I2CSTR）与关键状态位

I2CSTR寄存器包含了模块运行时的各种状态标志。其中几个与数据传输流程紧密相关：

• BB（Bus Busy）：总线忙标志。当检测到START条件后置位，检测到STOP条件后清零。在发起传输前检查此位，可以避免在总线忙时误操作。
• ARDY（Register Access Ready）：寄存器访问就绪。当I2C模块的状态机处于允许CPU安全访问某些控制寄存器（如I2CMDR中的STP位）的状态时，此位置位。在软件设置STP位请求停止后，需要等待ARDY置位，才能进行下一次传输操作，否则可能扰乱状态机。
• RRDY（Receive Ready）：接收就绪。与中断源中的RRDY对应。
• XRDY（Transmit Ready）：发送就绪。与中断源中的XRDY对应。

一个关于STP和ARDY的典型问题：在非重复模式下，当你设置STP=1请求停止后，不能立即开始新的传输。必须等待硬件真正在总线上产生STOP信号，并且ARDY位被置位后，才表示本次传输完全结束，可以安全地配置下一次传输。否则，直接操作STT等位可能会导致不可预知的行为。

5.3 调试技巧：利用状态寄存器诊断问题

当通信失败时，不要盲目修改代码。首先读取并打印I2CSTR寄存器的值，它能提供第一手线索：

• AL（仲裁丢失）置位：检查总线上是否有其他主设备，或者SCL/SDA的上拉电阻是否足够（通常4.7kΩ），确保总线空闲时为高电平。
• NACK（无应答）置位：这是最常见的问题。依次检查：1) 从机地址是否正确（7位/10位模式）；2) 从机设备是否上电且初始化完成；3) 总线线路连接是否可靠；4) SCL时钟频率是否在从机支持的范围内。
• 总线一直忙（BB=1）：可能之前的传输异常终止，没有产生STOP条件，导致总线被锁死。一种恢复方法是尝试软件复位I2C模块（先置IRS=0，再置IRS=1），或者模拟产生几个SCL时钟脉冲（需谨慎操作，有些MCU提供总线清除功能）。

6. 高级功能与配置陷阱

除了基本的数据传输，I2C模块还提供了一些高级功能，同时也隐藏着一些配置上的“坑”。

6.1 数字回环模式（DLB）

模式寄存器I2CMDR中的DLB位（位6）用于使能数字回环模式。在此模式下，从I2CDXR发送的数据会通过内部路径直接环回到I2CDRR，无需外部物理连接。这对于驱动代码的自测试和调试非常有用，可以验证CPU与I2C模块之间的数据通路是否正常。

启用回环模式的注意事项：

1. 必须将模块设置为主模式（MST=1）。
2. 自由数据格式（FDF=1）在此模式下不受支持。
3. 回环延迟是固定的，计算公式为n = ((I2C输入时钟频率 / 模块时钟频率) × 8)个设备周期。在读取回环数据时需要考虑到这个延迟。

6.2 自由数据格式（FDF）与起始字节模式（STB）

• 自由数据格式（FDF）：当I2CMDR中的FDF位（位3）置1时，模块将忽略地址传输阶段，直接进行纯数据交换。这种格式很少用，主要用于一些特殊的、非标准的从设备。
• 起始字节模式（STB）：当STB位（位4）置1且模块为主设备时，在发送真正的START条件和从机地址之前，会先发送一个特殊的“起始字节”（0000 0001b）和一个虚拟的应答时钟脉冲，然后再发一个重复START条件。这是为了兼容那些需要更长时间来唤醒和检测START条件的古老从设备。对于现代设备，通常不需要启用此模式。

6.3 向后兼容模式（BC）

扩展模式寄存器I2CEMDR中仅有一个有效的BC位（位0），它影响的是从发送模式下，发送状态位（XRDY和XSMT）的时序行为。这个位主要是为了与旧版本芯片的I2C模块行为保持兼容。在绝大多数新设计中，使用默认值（1）即可，除非你正在移植一个对时序有极端敏感要求的旧代码。

6.4 模块复位（IRS）的完整含义

I2CMDR中的IRS���（位5）不仅仅是软件复位。当IRS=0时：

1. 模块内部状态机被复位。
2. 所有状态寄存器（I2CSTR）被恢复为默认值。
3. 如果I2C模块当前正占用总线（例如SCL被拉低），它会被强制释放总线。这是一个非常重要的特性！当总线因为异常（如从机死机拉低SDA）而锁死时，通过先清零再置位IRS，是让主设备恢复对总线控制的有效软件手段之一。当然，更彻底的方法是配合GPIO模拟时钟来“解锁”总线。

深入理解I2C模块的每一个寄存器，就像掌握了一套精密仪器的控制面板。从时钟脉搏的校准（I2CCLKL/H），到数据流的精准控制（I2CDXR/R， I2CCNT），再到利用FIFO提升效率（I2CFFTX/RX），最后通过中断和状态寄存器（I2CISRC， I2CSTR）实现稳健的事件驱动，每一步都需要仔细斟酌。手册是地图，但实际调试中遇到的时序偏差、中断冲突、总线锁死等问题，才是真正的战场。我的经验是，在编写驱动层代码时，务必为每个关键操作（如启动、停止、写数据、读数据）封装独立的、带有超时和错误检查的函数。在初始化阶段，严格按照“时钟->FIFO->模式->使能”的顺序进行配置。在中断服务程序中，一定要先读取I2CISRC判断中断源，再执行相应操作，并且及时清除中断标志。遇到通信失败，首先用逻辑分析仪或示波器抓取SCL和SDA的波形，对照I2C协议时序图，检查START、STOP、ACK/NACK、数据位是否正常，再结合读取的状态寄存器值，往往能快速定位问题所在。