深入解析TI C2000 ePWM数字比较子模块：事件滤波与谷底开关实战

1. 项目概述与核心价值

在电力电子和电机驱动的世界里，精确控制功率开关的“开”与“关”是决定系统性能、效率和可靠性的基石。作为一名长期深耕于此的工程师，我深知一个强大的PWM（脉冲宽度调制）引擎对于实现复杂控制策略的重要性。今天，我想和大家深入聊聊德州仪器（TI）C2000系列微控制器中，那个功能强大但有时又让人感到复杂的核心模块——ePWM（增强型PWM）的数字比较子模块。

这个模块远不止是简单地比较两个数字信号。它实际上是一个高度可配置的“事件处理中心”，能够将来自模拟比较器、外部故障引脚（TZ）等信号，转化为精确控制PWM行为的“命令”。无论是实现峰值电流模式的逐周期限流，还是为了降低开关损耗而精心设计的谷底开关（Valley Switching），亦或是在嘈杂的工业环境中滤除误触发噪声，都离不开数字比较子模块的精细运作。理解它，意味着你能从“会配置PWM”进阶到“能驾驭PWM”，从而设计出响应更快、效率更高、更鲁棒的数字电源或电机控制系统。本文将从实战角度，拆解其事件触发、滤波与谷底开关三大核心机制，分享配置中的关键细节和那些手册里不会明说的“坑”。

2. 数字比较子模块整体架构与信号流

在深入细节之前，我们必须先建立起对数字比较子模块在整个ePWM中位置的宏观认识。你可以把它想象成ePWM模块的“神经中枢”之一，专门负责处理来自外部的“刺激”信号，并做出快速、可编程的“反射”动作。

2.1 核心输入与事件生成

数字比较子模块的输入源主要有两类：

1. 外部故障引脚（TZ1, TZ2, TZ3）：通常用于紧急关断，如过流、过温保护。这些是异步信号，优先级最高，一旦有效会立即（在几个时钟周期内）强制PWM输出进入预设的安全状态（高阻、拉高或拉低）。
2. 模拟比较器子模块（CMPSSx）的输出：这是实现高级控制算法的关键。例如，在峰值电流模式控制中，电感电流通过采样电阻转换为电压，与内部DAC设定的参考电压进行比较，其输出（COMPH/COMPL）即可接入数字比较模块。

通过DCTRIPSEL寄存器，我们可以灵活地选择将哪个输入信号映射到四个核心的比较信号上：

• DCAH/L：数字比较A高/低事件信号。
• DCBH/L：数字比较B高/低事件信号。

这里“高/低”指的是信号的极性（Active-High 或 Active-Low），可以通过配置来定义。例如，你可以设定当CMPSS输出为高电平时，表示“电流超过阈值”，从而触发DCAH信号。

接下来，TZDCSEL寄存器登场，它负责“裁定”这些DCAH/L和DCBH/L信号最终生成什么样的事件。它决定了哪个信号（或信号的组合）有资格产生最终的DCAEVT1/2和DCBEVT1/2事件。这相当于一个事件资格认证环节。

实操心得：理解“Force”信号的异步性手册里提到，TZn、DCAEVTx.force、DCBEVTx.force这些信号是异步生效的，这意味着它们不依赖于系统时钟（SYSCLK）的同步，能够以最短的路径去影响PWM输出。这对于实现纳秒级的硬件保护至关重要。但同时，要使其产生的跳变状态被锁存（例如，锁存到CBC或OST锁存器中），该信号必须保持有效至少3 * TBCLK的脉冲宽度。TBCLK是ePWM时基计数器的时钟。如果脉冲宽度小于这个值，锁存可能成功也可能失败——这会导致保护动作不可靠。因此，在设计外部故障电路或配置比较器输出滤波时，必须确保有效信号的宽度满足这个最小要求。一个常见的“坑”是使用边沿非常陡峭但宽度很窄的毛刺作为触发源，这极易导致保护功能失灵。

2.2 事件输出与动作分配

生成的DCAEVT1/2和DCBEVT1/2事件是后续所有操作的源头。每个事件都可以独立配置，去触发以下四种动作之一：

1. 强制跳变（Force）：直接强制ePWMxA或ePWMxB输出引脚进入特定状态。这是最直接、最快的控制方式，常用于实现逐周期电流限流（CBC）或单次触发（OST）保护。
2. 中断（Interrupt）：向CPU申请中断，让软件介入处理。例如，在平均电流模式中，当电流达到阈值时通知CPU更新下一个周期的占空比。
3. ADC启动转换（SOC）：触发ADC开始一次转换。这在需要同步采样的场合非常有用，比如在PWM周期的特定点（如中点）采样电流或电压。
4. 同步信号（Sync）：产生一个同步脉冲，可以用于同步其他ePWM模块的时基计数器，实现多相并联或交错并联的精确相位控制。

这些动作的使能和选择，分别由DCACTL、DCBCTL、TZEINT、ETSEL等寄存器控制。图14-51至图14-54清晰地描绘了从事件源到最终动作的信号通路，理解这些框图是进行正确配置的前提。

2.3 优先级仲裁机制

当一个事件（比如过流）发生时，它可能同时满足触发强制跳变和中断的条件。如果多个事件源（如TZ直接故障和数字比较事件）同时要求对同一个PWM输出引脚进行操作，谁说了算？ePWM模块通过一套清晰的硬件优先级来解决冲突。

以ePWMxA输出为例，其强制跳变控制的优先级从高到低依次为：

• TZA(最高) ->DCAEVT1->DCAEVT2(最低)
• TZAU(异步强制高) ->DCAEVT1U(事件1强制高) ->DCAEVT2U(事件2强制高)
• TZAD(异步强制低) ->DCAEVT1D(事件1强制低) ->DCAEVT2D(事件2强制低)

ePWMxB的输出有完全对称的优先级链（TZB, DCBEVT1, DCBEVT2等）。

这意味着什么？假设你配置了DCAEVT1在电流过高时强制PWMxA输出低电平（关断），同时也使能了TZ1引脚作为硬件过流保护。当真正的严重过流发生时，TZ1信号（假设映射为TZA）会立即生效，它的优先级高于DCAEVT1，因此PWMxA会按照TZ1的配置动作（可能是异步强制高阻），而DCAEVT1的配置此时不起作用。这种设计确保了硬件保护电路的绝对优先权，是系统安全的关键。在配置时，务必理清你希望的各种故障条件下的动作优先级。

3. 事件滤波：在噪声中捕捉真实信号

在实际的电力电子电路中，开关节点上的电压振铃、电流采样信号上的毛刺无处不在。如果让这些噪声直接触发数字比较事件，会导致PWM被误关断、ADC误触发，系统根本无法稳定工作。事件滤波（Event Filtering）功能就是为了解决这个问题而生的，它主要包含两个部分：消隐窗口（Blank Control）和捕获控制（Capture Control）。

3.1 消隐窗口逻辑详解

消隐窗口的核心思想很简单：在已知会有噪声的时间段内，暂时“屏蔽”或“忽略”输入事件。这个时间段就是消隐窗口。

它的工作原理如下：

1. 窗口对齐：通过DCFCTL[PULSESEL]位，你可以选择将消隐窗口的起始点对齐到PWM周期的特定时刻。最常见的选择是CTR=PRD（周期匹配点）或CTR=0（计数器归零点）。这对于桥式拓扑的上/下管开关死区时间附近的噪声屏蔽特别有效。
2. 窗口偏移：DCFOFFSET寄存器定义了从对齐点（如CTR=PRD）之后，延迟多少个TBCLK时钟周期才真正开始消隐窗口。这让你可以精细地调整窗口的起始位置。
3. 窗口宽度：DCFWINDOW寄存器定义了消隐窗口持续的TBCLK周期数。在窗口期内，所有DCxEVTy事件都会被忽略。
4. 信号选择与反相：DCFCTL[SRCSEL]选择对哪个事件源（DCAEVT1/2,DCBEVT1/2）进行滤波。DCFCTL[INVERT]位则可以对滤波后的信号进行反相。

图14-55的框图清晰地展示了这一流程。原始事件信号经过一个选择器后，进入消隐控制逻辑。只有在非消隐窗口期内发生的事件，才会被输出为DCEVTFILT信号，这个信号可以替代原始事件去触发Force、Interrupt、SOC或Sync动作。

配置示例：屏蔽Buck converter上管开通瞬间的电流采样毛刺假设一个Buck电路，上管在CTR=0时开通。开通瞬间由于米勒效应和寄生参数，电流采样信号上会有一个尖峰毛刺，持续约100ns。系统TBCLK = 10MHz (100ns)。

• 目标：屏蔽上管开通后200ns内的比较器事件。
• 配置：
  • DCFCTL[PULSESEL] = 0：窗口对齐到CTR=0。
  • DCFOFFSET = 1：延迟1个TBCLK周期（100ns）后开始消隐。如果你希望从开通瞬间就开始屏蔽，则设为0。
  • DCFWINDOW = 2：消隐窗口持续2个TBCLK周期（200ns）。
  • DCFCTL[BLANKE] = 1：使能消隐功能。

这样，在上管开通后的前300ns（偏移+窗口）内，任何来自选定比较器的事件都不会触发后续动作，有效避免了误保护。

3.2 捕获控制逻辑与应用

捕获控制逻辑是事件滤波的另一个强大功能。它可以在消隐窗口之外，当有效的DCxEVTy事件发生时，捕获当时的时间基准计数器（TBCTR）的值，并存储到DCCAP寄存器中。

这个功能有什么用？一个经典的应用是测量故障发生时刻。例如，在电机驱动中，如果发生了过流保护，除了立即关断PWM，你可能还想知道过流发生在当前PWM周期的哪个具体时刻（TBCTR值），以便于后续分析是哪个开关状态导致了过流。

配置要点：

• 使能与模式：通过DCCAPCTL[CAPE]使能捕获功能。DCCAPCTL[CAPMODE]决定捕获模式：
  • 模式1（基于PULSESEL事件）：在每次DCFCTL[PULSESEL]指定的事件（如CTR=PRD）发生时，自动清零捕获状态，准备下一次捕获。这适用于周期性地捕获第一个事件。
  • 模式2（软件清零）：捕获发生后，状态标志位DCCAPCTL[CAPSTS]置位，并锁存，直到软件向DCCAPCTL[CAPCLR]写1清零。这允许你在中断服务程序中读取捕获值。
• 影子模式：DCCAPCTL[SHDWMODE]使能影子寄存器。当使能时，捕获值先存入活动寄存器，然后在PULSESEL事件发生时自动拷贝到影子寄存器。CPU始终从影子寄存器读取，这避免了在捕获发生时（可能异步于CPU读取）读取到不稳定的中间值，保证了数据的一致性。

注意事项：消隐窗口的边界处理图14-56的时序图揭示了一个关键细节：消隐窗口可以跨越PWM周期边界。如果设置的OFFSET + WINDOW大于PWM周期，窗口会延续到下一个周期。并且，下一个窗口的起始点仍然严格从下一个对齐点（CTR=PRD或0）加上OFFSET开始，与上一个窗口是否结束无关。这保证了窗口相位的严格周期性，对于抑制周期性的开关噪声至关重要。在设计时，需要计算好窗口参数，确保它覆盖了所有需要屏蔽的噪声区间，又不会过度屏蔽掉有效的信号。

4. 谷底开关技术：硬件助力提升效率

谷底开关（Valley Switching）或谷底开通是开关电源中一种重要的软开关技术，旨在让功率MOSFET在漏-源极电压（Vds）的谷底（最小值）时刻开通，从而显著降低开通损耗和电磁干扰（EMI）。传统上，这需要复杂的模拟电路或高带宽的软件算法来检测振荡谷底。ePWM的数字比较子模块集成了硬件谷底开关逻辑，大大简化了实现难度。

4.1 谷底开关的工作原理

其核心思想是：利用LC谐振回路（通常是变压器的漏感和MOSFET的结电容）在开关管关断后产生的自然振荡，通过硬件捕获这个振荡的周期，并计算出下一个谷底点的大致时间，然后延迟相应的时长后再发出下一个开通信号。

数字比较模块的谷底开关功能在事件滤波逻辑的基础上增加了边缘过滤和延迟生成电路（见图14-57）。流程可以分解为以下步骤：

1. 事件源选择与初步滤波：首先，和事件滤波一样，选择一个DCxEVTy事件作为输入（例如，来自比较器，检测到Vds下降到某个阈值），并可选择是否启用消隐窗口进行初步噪声滤除。
2. 边缘过滤：通过DCFCTL[EDGEMODE, EDGECOUNT]配置边缘检测器。你可以设定需要捕获连续多少个上升沿、下降沿或双边沿后才认为是一个有效的“振荡事件”。这可以进一步提高抗噪能力，避免单个毛刺误触发。
3. 触发与复位：VCAPCTL[TRIGSEL]选择哪个事件来复位和重启整个谷底开关逻辑（包括边缘过滤器和延迟计数器）。通常，这可以设置为软件触发，或者由PWM周期事件（CTR=PRD）来同步。
4. 振荡周期捕获：
   • VCNTCFG[STARTEDGE]：定义开始计数的边沿（例如，振荡的第一个下降沿）。
   • VCNTCFG[STOPEDGE]：定义停止计数的边沿（例如，振荡的第二个下降沿，即第一个完整周期结束）。注意：STOPEDGE的值必须大于STARTEDGE。
   • 一个16位硬件计数器在STARTEDGE到来时从0开始，以TBCLK频率计数，在STOPEDGE到来时停止。捕获到的计数值CNTVAL就代表了振荡的半个周期或一个周期（取决于边沿选择）。
5. 延迟计算与应用：捕获到的CNTVAL代表了振荡周期。真正的谷底点可能位于半个周期处。硬件提供了灵活的延迟应用方式：
   • VCAPCTL[VDELAYDIV]：可以选择应用整个CNTVAL，或者CNTVAL/2，或者CNTVAL/4作为延迟基准。对于典型的对称振荡，选择CNTVAL/2即可瞄准第一个谷底。
   • SWVDELVAL：一个软件可编程的偏移值，可以与硬件计算的延迟相加，用于微调或补偿电路中的固定延迟。
   • VCAPCTL[EDGEFILTDLYSEL]：最终决定将计算出的延迟（硬件值或加上软件偏移）应用到过滤后的事件信号上。
6. 同步PWM：经过上述延迟后产生的DCEVTFILT信号，可以作为同步信号（Sync）输出，去同步PWM时基计数器，从而实现精准的谷底开通。

4.2 配置流程与实战要点

假设我们要在一个反激式变换器的副边同步整流管上实现谷底开通，以检测Vds振荡的第二个谷底为例：

1. 信号连接：将同步整流管MOSFET的Vds电压（经分压）连接到片内模拟比较器CMPSS的输入。配置CMPSS，当Vds下降到某个低阈值（接近0V）时，输出高电平。
2. 数字比较配置：
   • DCTRIPSEL：选择CMPSS输出作为DCAEVT1的信号源。
   • TZDCSEL：配置当DCAH有效时生成DCAEVT1事件。
3. 谷底开关硬件配置：
   • DCFCTL[SRCSEL]：选择DCAEVT1作为谷底开关块的输入。
   • DCFCTL[EDGEMODE] = 2(下降沿)，EDGECOUNT = 2：捕获两个连续的下降沿（对应一个完整振荡周期）。
   • VCAPCTL[TRIGSEL]：设置为由软件触发或PWM周期开始事件触发，以在每个开关周期重新启动谷底检测。
   • VCNTCFG[STARTEDGE] = 1(第一个下降沿)，STOPEDGE = 2(第二个下��沿)。
   • VCAPCTL[VDELAYDIV] = 1：应用CNTVAL/2的延迟，瞄准第一个谷底（若瞄准第二个谷底，则需更复杂的计算或选择CNTVAL）。
   • SWVDELVAL：初始设为0，后期根据实测波形微调。
   • VCAPCTL[EDGEFILTDLYSEL] = 1：使能应用硬件计算的延迟。
4. 输出配置：将谷底开关处理后的DCEVTFILT信号，通过DCACTL[EVT1SYNCE]使能，作为同步输出DCAEVT1.sync。在时基模块中，配置主PWM模块在接收到此同步信号时，触发计数器动作，从而实现谷底开通。

避坑指南：谷底开关的挑战与调试

• 振荡一致性：谷底开关的前提是关断后的Vds振荡是稳定、可预测的。在实际电路中，负载变化、输入电压变化都会影响谐振参数，导致振荡频率漂移。纯硬件方案可能无法适应宽范围工作条件。常见的做法是结合软件：使用硬件捕获CNTVAL，但软件会根据工作点（如输入电压、负载电流）查表或计算出一个优化的SWVDELVAL进行补偿。
• 最小开通时间：必须确保计算出的延迟时间加上系统固有延迟后，不会导致下一个开通脉冲的宽度小于功率管所要求的最小导通时间。
• 抗噪能力：Vds振荡波形在谷底附近变化平缓，比较器容易因噪声而抖动。务必配合使用事件滤波的消隐窗口，屏蔽掉开关动作后初始阶段的不稳定振荡。同时，合理设置EDGECOUNT（例如设为2或3），要求连续多个边沿确认，可以极大增强抗干扰性。
• 初始捕获：系统启动或工作模式切换后的第一个周期，可能没有有效的振荡可供捕获。软件需要有一个超时或默认延迟机制，防止系统卡死。

5. 典型应用场景与配置解析

理解了基本原理后，我们结合手册中给出的几个经典拓扑，看看数字比较子模块如何大显身手。

5.1 峰值电流模式控制（Peak Current Mode Control）

如图14-75所示，这是数字比较子模块最直接的应用之一。

• 信号流：电感电流通过采样电阻 -> 放大 -> 送入CMPSS模块正输入端。内部DAC或外部参考提供峰值电流设定值，送入负输入端。CMPSS输出接数字比较模块。
• 配置核心：
  • 将CMPSS输出配置为生成DCAEVT2事件（例如，使用DCAH）。
  • 配置TZDCSEL和TZSEL，使DCAEVT2作为逐周期跳变（CBC）的触发源。
  • 在TZCTL或TZCTL2寄存器中，配置当CBC事件发生时，将PWM输出强制为低电平（关断上管）。
• 工作过程：每个PWM周期，计数器从0开始向上计数。当电感电流上升到DAC设定的峰值时，比较器翻转，触发DCAEVT2.force，立即关闭PWM输出。这就实现了无需CPU干预的、每个开关周期的峰值电流限制。CPU只需要在每个周期开始前更新DAC值（即峰值电流参考），即可调节输出。

5.2 基于事件滤波的噪声抑制在电机驱动中的应用

在电机相电流采样中，PWM开关时刻会在采样信号上引入巨大的共模噪声和毛刺。

• 策略：利用消隐窗口。将消隐窗口对齐到PWM开关时刻（例如，上管开通CTR=0和下管开通CTR=CMPA的时刻），并设置合适的OFFSET和WINDOW，覆盖整个开关瞬态及振铃时间。
• 好处：在消隐窗口内，即使比较器因噪声误触发，也不会产生错误的保护动作或ADC触发，保证了电流环的稳定。窗口之外，干净的电流信号可以被安全地用于过流保护或作为ADC采样的触发源。

5.3 利用事件触发ADC实现同步采样

在数字电源和电机控制中，为了进行精确的闭环控制（如电压环、电流环），需要在PWM周期的固定相位点采样电压和电流，以消除开关纹波的影响。

• 配置：将某个数字比较事件（如DCAEVT1）配置为ADC的启动转换（SOC）触发源。
• 常见模式：
  • 中点采样：在PWM周期中点（CTR=PRD/2）产生一个比较匹配事件（通过AQ子模块），用这个事件来触发DCAEVT1（可能需要结合软件或其它逻辑），进而触发ADC采样。此时电感电流为平均值，采样最准确。
  • 谷底/峰值采样：结合谷底开关逻辑，在谷底点触发ADC采样，此时开关管电压应力最小，采样噪声也可能更小。
• 优势：硬件自动触发，采样时刻精准且与PWM严格同步，避免了软件触发的抖动，提高了控制环路性能。

6. 常见问题排查与调试技巧

在实际调试中，数字比较子模块的问题往往表现为保护不动作、误动作、或ADC采样时刻不准。以下是一些排查思路：

1. 事件根本没产生？

   • 检查信号源：先用GPIO或eCAP模块捕获功能，确认TZ引脚或CMPSS输出信号是否按预期产生。示波器是最直接的工具。
   • 检查映射关系：确认DCTRIPSEL寄存器是否正确地将物理信号映射到了DCAH/L或DCBH/L。
   • 检查事件资格：确认TZDCSEL寄存器配置是否正确，你期望的信号是否被允许生成DCAEVT1/2或DCBEVT1/2。
   • 检查极性：确认你配置的是高电平有效还是低电平有效，与实际信号是否匹配。

2. 事件产生了，但没触发预期动作（如强制跳变）？

   • 检查动作使能：确认DCACTL/DCBCTL中对应事件的FORCE、SOC、SYNC使能位是否设置。对于中断，检查TZEINT寄存器。
   • 检查优先级：是否有更高优先级的事件源（如TZ引脚）同时有效，覆盖了你的数字比较事件动作？检查TZFLG寄存器可以看到当前有效的故障标志。
   • 检查输出动作配置：对于强制跳变，检查TZCTL、TZCTLDCA、TZCTLDCB寄存器，确认你为对应事件配置的引脚动作（高阻、高、低）是否符合预期。
   • 检查滤波是否过度：如果使能了事件滤波，检查消隐窗口是否设置得过长，把你需要的事件也给“屏蔽”掉了。可以暂时关闭滤波功能进行测试。

3. ADC SOC触发时刻有偏差或抖动？

   • 检查同步与异步路径：DCAEVT1.soc信号到ADC触发是有同步环节的（见图14-51）。这会引入几个TBCLK周期的固定延迟。确保你的软件算法考虑了这部分延迟。
   • 检查事件源抖动：如果用于触发SOC的事件本身（比如比较器输出）就有抖动，那么ADC触发时刻自然也会抖动。考虑增加比较器迟滞，或使用更稳定的信号源（如PWM时基本身产生的事件）。

4. 谷底开关功能不稳定？

   • 测量振荡波形：首先用示波器观察Vds的振荡波形是否清晰、稳定。不稳定的振荡无法实现可靠的谷底开关。
   • 检查捕获值：使能捕获功能，在中断中读取CNTVAL寄存器。观察其值是否在合理范围内波动。如果跳动很大，说明边缘检测可能受到了噪声干扰，需要调整EDGECOUNT或加强前端滤波。
   • 校准软件偏移：在固定工作点，用示波器测量实际谷底点与PWM开通点的延迟，与硬件计算的延迟（CNTVAL/2 + SWVDELVAL）进行比较，调整SWVDELVAL进行补偿。
   • 验证同步效果：将谷底开关产生的同步信号输出到一个GPIO，用示波器观察该信号与Vds谷底点的对齐情况。

调试建议：充分利用C2000芯片的寄存器实时修改和观察功能（在CCS的Registers视图中），以及CPU定时器触发GPIO翻转来标记关键代码段的执行时间。在复杂逻辑中，将关键内部信号（如DCEVTFILT）通过X-BAR映射到输出GPIO，用示波器观察，是理清时序问题最有效的方法。TI的C2000Ware中提供了丰富的ePWM和数字比较示例代码，从这些基础例��出发，逐步添加自己的功能，是最高效的学习和调试路径。