TMS320F2802x SPI通信：从寄存器配置到FIFO优化实战

1. SPI接口核心原理与设计思路拆解

SPI，全称Serial Peripheral Interface，是我在嵌入式项目里打交道最多的通信协议之一。它不像I2C那样需要复杂的地址寻址和应答机制，也不像UART那样依赖精确的波特率匹配。SPI的核心魅力在于其“简单粗暴”的效率——一个主设备通过四根线（有时是三根）就能高速驱动多个从设备，实现全双工同步数据交换。在TMS320F2802x这类DSP或高性能MCU上，SPI模块通常被高度集成和优化，用于连接Flash、ADC、DAC、显示屏驱动、以太网PHY等高速外设。

理解SPI，首先要吃透它的“四线制”基本盘：SPICLK（时钟）、SPISIMO（主出从入）、SPISOMI（主入从出）和SPISTE（片选）。时钟由主设备产生，所有通信节奏都由它掌控，这就是“同步”二字的由来。数据在时钟边沿被采样和输出，主从设备同时进行收发，这便是“全双工”。片选信号则用于在多个从设备中选中当前通信的对象。这种设计决定了SPI的“主从”架构是绝对且单向的，从设备永远不能主动发起通信，必须等待主设备的召唤。

为什么SPI在需要高速数据流的场景下如此受青睐？关键在于其硬件移位寄存器的实现方式。数据收发不依赖软件位操作，而是由硬件时钟驱动，在寄存器间直接移动，这带来了极高的传输效率。但高效的另一面是灵活性上的“牺牲”——SPI协议本身没有定义数据帧格式（如起始位、停止位、校验位），也没有流控机制，这些都需要开发者根据具体外设的数据手册，通过配置时钟极性和相位来“对齐”时序，这正是配置的难点和价值所在。

在TMS320F2802x的SPI模块设计中，TI的工程师做了大量优化。除了基础的单字节收发缓冲区（SPIDAT/SPITXBUF/SPIRXBUF），还引入了FIFO（First In First Out）缓冲队列。这是一个实战中提升性能的关键特性。没有FIFO时，每收发一个字节都可能产生一次中断，CPU频繁陷入中断服务程序，效率低下。启用FIFO后，可以一次性写入或读取多个数据，仅在FIFO达到预设的“水位线”（如半满或全空）时才触发中断，极大减轻了CPU负担，让CPU能腾出手来处理更复杂的算法或任务调度。理解并善用FIFO，是从SPI“能用”到“好用”的关键一步。

2. 寄存器配置详解与核心参数设定

配置TMS320F2802x的SPI，本质上就是跟一系列16位寄存器打交道。手册里的寄存器描述看起来繁杂，但只要我们抓住几个核心寄存器，按逻辑步骤操作，就能化繁为简。

2.1 配置的“总开关”：SPICCR（配置控制寄存器）

这个寄存器是SPI的“身份与基础设置”中心。最重要的位是第7位的SPISWRESET（软件复位）。这是一个必须牢记的操作铁律：任何关键配置更改前，必须先将其清零（置0），让SPI模块进入复位安全状态；配置完成后，再将其置1，释放模块使其工作。如果在通信过程中贸然更改配置，很可能导致时序错乱、数据丢失甚至总线锁死。第6位的CLKPOLARITY（时钟极性）决定了SPICLK空闲时的电平状态（0为低电平，1为高电平），它定义了时钟的“基线”。第3-0位的SPICHAR则决定了我们一次传输多少位数据，其值等于“字符长度-1”。比如要传输8位数据，这里就需要写入7（0x07）。

2.2 操作模式与时钟精调：SPICTL（操作控制寄存器）

如果说SPICCR定义了“我是谁”，那么SPICTL就定义了“我怎么工作”。第2位的MASTER_SLAVE是身份选择开关，0为从机，1为主机。第1位的TALK（发送使能）非常关键，它控制着SPISIMO（主机）或SPISOMI（从机）输出引脚是否有效。当设置为0时，输出引脚呈高阻态，这在多主设备或需要切换方向的场景下用于防止总线冲突。第3位的CLK_PHASE（时钟相位）与SPICCR的CLKPOLARITY配合，共同定义了数据采样的精确边沿，形成了SPI的四种标准模式（Mode 0-3），这是与外部设备通信成功与否的生命线。

2.3 通信速率的心脏：SPIBRR（波特率寄存器）

作为主设备时，SPI的通信速率由此寄存器决定。其计算公式手册已经给出，但这里有个极易踩坑的细节：当SPIBRR的值被设置为0、1或2时，波特率固定为LSPCLK/4。只有当值在3-127之间时，才适用公式波特率 = LSPCLK / (SPIBRR + 1)。因此，在计算目标波特率时，务必先确认LSPCLK（低速外设时钟）的频率。例如，若LSPCLK为50MHz，需要1Mbps的波特率，则SPIBRR = (50MHz / 1MHz) - 1 = 49。同时，作为从设备时，此寄存器无效，但必须确保主设备提供的SPICLK频率不超过LSPCLK/4，否则从设备可能无法正确采样数据。

2.4 状态与数据交换枢纽：SPISTS、SPIDAT与缓冲区

SPISTS（状态寄存器）是我们的“仪表盘”。第6位INT_FLAG是最常用的中断标志位，当一次数据传输完成（发送和接收同时完成）时，硬件会自动置1。第5位BUFFULL_FLAG指示发送缓冲区SPITXBUF是否已满。第7位OVERRUN_FLAG则是“溢出警报”，当新数据已经接收完成（存入SPIRXBUF），而旧数据还未被CPU读取时，此位置1，旧数据会被覆盖丢失。在中断服务程序中，及时读取SPIRXBUF并清除此标志是保证数据连贯性的关键。

SPIDAT是核心的移位寄存器，数据从这里被一位一位地移出，同时外部数据也被移入。但我们编程时，通常不直接操作SPIDAT，而是操作它的“前台”——SPITXBUF（发送缓冲）和SPIRXBUF（接收缓冲）。向SPITXBUF写入数据，硬件会在当前传输结束后自动将其加载到SPIDAT进行发送；读取SPIRXBUF，则获取已接收到的数据，并且该操作会自动清除INT_FLAG标志位。这里有一个重要技巧：数据必须左对齐写入SPITXBUF，而从SPIRXBUF读取的数据是右对齐的。对于小于16位的字符长度，用户软件需要自行进行移位和掩码操作来提取有效数据。

3. 从零开始的SPI初始化与数据传输实战

理论说得再多，不如一行代码。下面我将以TMS320F2802x为主设备，配置为标准4线全双工模式（Mode 0: CPOL=0, CPHA=0），波特率1Mbps，8位数据长度，并启用FIFO增强功能为例，展示完整的配置流程和一次数据交换过程。

3.1 初始化配置步骤

初始化必须遵循严格的顺序，核心就是围绕“复位-配置-释放”这个流程。

// 步骤1：将SPI置于软件复位状态，此时可安全更改所有配置位 SpiaRegs.SPICCR.bit.SPISWRESET = 0; // 步骤2：进行核心配置 // 2.1 配置SPICCR SpiaRegs.SPICCR.bit.SPICHAR = 0x07; // 字符长度：7+1=8位 SpiaRegs.SPICCR.bit.CLKPOLARITY = 0; // 时钟极性0：空闲时为低电平 SpiaRegs.SPICCR.bit.SPILBK = 0; // 关闭回环模式（正常通信） // 2.2 配置SPICTL SpiaRegs.SPICTL.bit.MASTER_SLAVE = 1; // 1:主模式 SpiaRegs.SPICTL.bit.CLK_PHASE = 0; // 时钟相位0，与CPOL=0构成Mode 0 SpiaRegs.SPICTL.bit.TALK = 1; // 使能发送（输出有效） SpiaRegs.SPICTL.bit.SPIINTENA = 0; // 先关闭普通中断，我们将使用FIFO中断 // 2.3 配置波特率 (假设LSPCLK = 50MHz，目标1Mbps) // SPIBRR = 50MHz / 1MHz - 1 = 49 SpiaRegs.SPIBRR = 49; // 2.4 清除可能存在的旧状态标志 SpiaRegs.SPISTS.bit.OVERRUN_FLAG = 1; // 写1清除溢出标志 // INT_FLAG通过读取SPIRXBUF清除，BUFFULL_FLAG是只读的，无需操作 // 步骤3：配置并启用FIFO增强功能（强烈推荐） // 3.1 复��FIFO指针 SpiaRegs.SPIFFTX.bit.TXFIFO = 0; // 发送FIFO复位 SpiaRegs.SPIFFRX.bit.RXFIFO = 0; // 接收FIFO复位 SpiaRegs.SPIFFTX.bit.SPIRST = 0; // SPI FIFO通道复位 // 3.2 设置FIFO中断水位线 SpiaRegs.SPIFFTX.bit.TXFFIL = 4; // 发送FIFO剩余字数<=4时触发中断（即空出4个字空间） SpiaRegs.SPIFFRX.bit.RXFFIL = 8; // 接收FIFO字数>=8时触发中断（即收到8个字） // 3.3 使能FIFO和中断 SpiaRegs.SPIFFTX.bit.TXFFIENA = 1; // 使能发送FIFO中断 SpiaRegs.SPIFFRX.bit.RXFFIENA = 1; // 使能接收FIFO中断 SpiaRegs.SPIFFTX.bit.SPIFFENA = 1; // 使能SPI FIFO增强功能 // 3.4 释放FIFO和SPI通道复位 SpiaRegs.SPIFFTX.bit.TXFIFO = 1; // 释放发送FIFO SpiaRegs.SPIFFRX.bit.RXFIFO = 1; // 释放接收FIFO SpiaRegs.SPIFFTX.bit.SPIRST = 1; // SPI FIFO通道退出复位 // 步骤4：将SPI模块退出软件复位状态，开始工作 SpiaRegs.SPICCR.bit.SPISWRESET = 1;

关键提示：步骤3中FIFO的复位和使能顺序不能错。必须先复位（TXFIFO/RXFIFO=0），再设置参数，最后释放（TXFIFO/RXFIFO=1）并开启总使能（SPIFFENA=1）。这个“复位-配置-释放”的流程与SPI模块本身的软件复位流程是类似的，都是为了防止配置过程中产生不可控的硬件行为。

3.2 基于FIFO的数据收发流程

配置完成后，数据的收发就变得高效而简单。我们通常会在主循环中填充发送FIFO，并在中断服务程序中处理接收到的数据。

发送数据（主函数中）：

Uint16 txData[10] = {0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07, 0x08, 0x09, 0x0A}; Uint16 i; // 检查发送FIFO是否有空间（非必须，但更安全） if(SpiaRegs.SPIFFTX.bit.TXFFST != 4) { // TXFFST表示FIFO中已有数据量，最大为4 for(i = 0; i < 10; i++) { SpiaRegs.SPITXBUF = txData[i]; // 直接写入发送缓冲，硬件会自动管理FIFO // 在实际应用中，这里最好加入超时等待，防止FIFO满导致写入失败 } }

写入SPITXBUF的数据会自动进入发送FIFO队列，硬件会在SPICLK的控制下，依次将数据从FIFO移入SPIDAT并发送出去。当发送FIFO中的数据量低于我们设定的TXFFIL水位线（本例中为4）时，会触发发送中断，我们可以在中断服务程序中继续填充数据，实现“源源不断”的发送。

接收数据（中断服务程序中）：

interrupt void spiRxFifoIsr(void) { Uint16 rxData; // 检查并处理接收FIFO中的数据 while(SpiaRegs.SPIFFRX.bit.RXFFST != 0) { // RXFFST表示接收FIFO中有效数据量 rxData = SpiaRegs.SPIRXBUF; // 读取数据，此操作会减少RXFFST计数 // 对rxData进行处理，例如存入用户定义的数组 processReceivedData(rxData); } // 清除接收FIFO中断标志 SpiaRegs.SPIFFRX.bit.RXFFINTCLR = 1; // 如果需要，也清除PIE组的中断应答位 PieCtrlRegs.PIEACK.all = PIEACK_GROUP6; // 假设SPI在PIE第6组 }

接收中断由接收FIFO的水位线RXFFIL（本例中为8）触发。在中断中，我们通过循环读取SPIRXBUF，将FIFO中的数据全部取出处理。务必记得在中断退出前清除SPI模块级的FIFO中断标志（RXFFINTCLR）和PIE控制器中的组应答位，否则中断将无法再次触发。

3.3 三线模式（TRIWIRE）的特殊处理

三线模式用于节省一个引脚（SPISOMI），主从设备共用一根数据线进行半双工通信。此时，SPISIMO和SPISOMI在芯片内部被短接。配置上只需在初始化时设置SPIPRI.0（TRIWIRE）= 1，并将对应的SPISOMI引脚配置为通用IO即可。

但三线模式下的数据收发逻辑需要特别注意：

• 主机发送时：由于数据线内部短接，主机发送的数据会立刻被自己接收回来。因此，每发送一个数据，必须紧接着读取一次SPIRXBUF来清除这个“自收”的垃圾数据，否则它会占用缓冲区。
• 主机接收时：需要先关闭发送使能（TALK = 0），然后向SPITXBUF写入一个任意 dummy 数据来产生时钟，从而触发从机发送。此时主机不会驱动数据线，dummy数据也不会被发出，主机SPIRXBUF中收到的是从机发来的真实数据。

// 三线模式主机发送示例（需处理自收数据） SpiaRegs.SPICTL.bit.TALK = 1; // 使能发送 SpiaRegs.SPITXBUF = realData; // 发送真实数据 while(SpiaRegs.SPISTS.bit.INT_FLAG != 1) {} // 等待发送完成 dummy = SpiaRegs.SPIRXBUF; // 必须读取，清除自收的垃圾数据 // 三线模式主机接收示例 SpiaRegs.SPICTL.bit.TALK = 0; // 关闭发送使能 SpiaRegs.SPITXBUF = 0x0000; // 写入dummy数据，产生时钟 while(SpiaRegs.SPISTS.bit.INT_FLAG != 1) {} // 等待接收完成 realRxData = SpiaRegs.SPIRXBUF; // 读取从机发来的真实数据

4. 时序模式、中断管理与深度避坑指南

4.1 深入理解四种SPI时钟模式

时钟极性（CPOL）和相位（CPHA）的组合产生了四种模式，这是SPI调试中最容易出错的地方。我习惯用“采样时刻”来记忆：

• Mode 0 (CPOL=0, CPHA=0)：时钟空闲低电平，数据在第一个时钟边沿（上升沿）被采样。这是最常用的模式。
• Mode 1 (CPOL=0, CPHA=1)：时钟空闲低电平，数据在第二个时钟边沿（下降沿）被采样。
• Mode 2 (CPOL=1, CPHA=0)：时钟空闲高电平，数据在第一个时钟边沿（下降沿）被采样。
• Mode 3 (CPOL=1, CPHA=1)：时钟空闲高电平，数据在第二个时钟边沿（上升沿）被采样。

核心口诀：CPHA=0，数据在第一个边沿采样；CPHA=1，数据在第二个边沿采样。而第一个边沿是上升沿还是下降沿，则由CPOL决定：CPOL=0，第一个边沿是上升沿；CPOL=1，第一个边沿是下降沿。配置时，必须严格参照从设备数据手册的要求，主从设备的模式必须完全一致，否则收到的将是乱码。

4.2 中断策略与FIFO水位线优化

在非FIFO模式下，每完成一个字节的传输就会产生一次中断，频繁的中断在高速数据传输时是灾难性的。因此，强烈建议在任何可能的情况下启用FIFO模式。

FIFO中断水位线（TXFFIL和RXFFIL）的设置是一门平衡艺术：

• 发送中断水位线（TXFFIL）：决定了发送FIFO“空”到什么程度时请求中断让你补充数据。如果设置得太“浅”（例如设为0，FIFO一空就中断），中断会非常频繁。如果设置得太“深”（例如设为3，只剩1个字空间才中断），可能在中断服务程序填充新数据完成前，FIFO已完全清空导致发送暂停，总线出现空闲。对于16级深度的FIFO，我通常设置为4-8，这样既能保证发送流连续，又不会让中断过于频繁。
• 接收中断水位线（RXFFIL）：决定了接收FIFO“满”到什么程度时请求中断让你取走数据。设置得太低（如1），同样会导致频繁中断。设置得太高（如15），则延迟大，且如果数据包长度小于水位线，可能根本不会触发中断。一般根据数据包大小来定，例如每次传输20个字，可以设置为16，让数据几乎收满再处理一次。

一个高级技巧是使用DMA（直接存储器访问）配合SPI FIFO。可以将TXFFIL和RXFFIL与DMA的传输请求联动，让DMA自动搬运FIFO中的数据到内存或从内存到FIFO，从而将CPU从繁琐的数据搬运中彻底解放出来，这是实现超高吞吐���SPI通信的终极方案。

4.3 常见问题排查与实战心得

问题1：通信完全无反应，用逻辑分析仪或示波器看不到时钟和数据信号。

• 检查1：软件复位锁。确认SPISWRESET位最终已置1。我无数次掉进这个坑，配置了半天发现模块还在复位状态。
• 检查2：TALK位。主设备TALK必须为1，从设备在需要发送数据时TALK也需为1，否则输出引脚为高阻态。
• 检查3：GPIO复用配置。这是新手最容易忽略的一点！DSP的引脚功能是复用的，必须通过GPxMUX和GPxGMUX寄存器将对应引脚配置为SPI功能，而不是普通的GPIO。
• 检查4：从设备片选。确认主设备是否正确拉低了目标从设备的SPISTE片选信号。

问题2：能收到数据，但全是0xFF或0x00，或者数据错位。

• 检查1：时钟模式。用示波器测量SPICLK的极性和数据采样边沿，与从设备手册要求进行比对。这是最高频的错误原因。
• 检查2：数据对齐。牢记“写左读右”原则。如果你发送0x55AA（16位），但字符长度配置为8位（SPICHAR=7），那么实际发送出去的是高8位0x55。接收时，收到的0x55会存放在SPIRXBUF的低8位。
• 检查3：波特率。主从设备波特率不匹配会导致采样点漂移。确保主设备SPIBRR计算正确，且从设备能承受此速率。

问题3：通信一段时间后卡死，或数据丢失。

• 检查1：溢出标志（OVERRUN_FLAG）。在中断服务程序中，除了读取数据，一定要检查并清除溢出标志。如果发生溢出，说明你的程序处理数据的速度跟不上SPI接收的速度，需要考虑优化代码、提高中断优先级或使用更大的FIFO/启用DMA。
• 检查2：中断标志清除。在非FIFO模式下，必须通过读取SPIRXBUF来清除INT_FLAG；在FIFO模式下，则要清除对应的TXFFINT或RXFFINT标志。如果忘记清除，中断只会发生一次。
• 检查3：多从设备干扰。确保同一时刻只有一个从设备的片选被激活。切换从设备时，最好有短暂延时，并确保前一次传输完全结束（INT_FLAG已置位并清除）。

个人实战心得：

1. 调试第一步，示波器/逻辑分析仪：软件仿真再好，也不如用硬件工具抓一下实际波形来得直观。看时钟、看数据、看片选，时序问题一目了然。
2. 配置代码模块化：将SPI初始化、发送函数、接收函数封装好。针对不同的从设备（如Flash、传感器），可以写不同的驱动文件，通过#ifdef或函数指针来切换时钟模式等参数。
3. 善用回环测试（SPILBK）：在硬件连接前，先将SPILBK位置1，进行内部回环测试。自己发，自己收，可以快速验证软件配置和基本读写流程是否正确，排除硬件连接问题。
4. 关注电源与电平：如果SPI通信距离稍长（超过10厘米），或者主从设备供电电压不同（如3.3V MCU与5V器件通信），务必考虑电平转换和信号完整性，必要时添加串联电阻或使用电平转换芯片。

SPI是一个看似简单但细节丰富的模块。吃透寄存器每一位的含义，理解时钟时序的奥秘，再结合FIFO、DMA等高级功能，就能让它在你的嵌入式系统中稳定、高效地运转。记住，稳定的通信是调试出来的，耐心和细致的观察永远是最好的工具。