深入解析eHRPWM寄存器：从时基控制到死区生成

深入解析eHRPWM寄存器：从时基控制到死区生成

在嵌入式系统，尤其是电机控制、数字电源和逆变器应用里，PWM（脉宽调制）信号的精确生成与控制是核心。你写的每一行代码，最终都要落到对硬件寄存器的操作上。寄存器就像是硬件的“开关”和“旋钮”，直接决定了PWM的频率、占空比、相位，以及至关重要的死区时间。很多工程师初期会依赖库函数，但一旦遇到需要精细调优、解决棘手时序问题，或者追求极限性能时，直接操作寄存器就成了必备技能。今天，我们就以德州仪器（TI）C2000系列微控制器中广泛使用的增强型高分辨率PWM（eHRPWM）模块为例，抛开库函数的封装，深入到寄存器位域层面，把时基控制、比较匹配、动作限定到死区生成的完整链路彻底讲透。无论你是正在调试无刷电机驱动，还是设计一个高精度开关电源，理解这些寄存器如何协同工作，都能让你从“会用”进阶到“精通”。

1. eHRPWM模块架构与寄存器概览

在深入每个比特位之前，我们必须先建立eHRPWM模块的全局视图。eHRPWM并非一个单一的功能块，而是一个由多个逻辑子模块精密协作的流水线。每个子模块负责PWM生成流程中的一个特定环节，并通过一组专用的内存映射寄存器进行配置和状态反馈。这种模块化设计提供了极高的灵活性，允许工程师针对不同应用场景（如互补PWM、带死区的半桥驱动、多模块同步等）进行定制。

eHRPWM模块主要包含以下子模块，每个都有其对应的寄存器组：

1. 时基子模块 (Time-Base Submodule)：这是PWM的“心脏”，负责产生核心的时基计数器（TBCNT）。它决定了PWM的载波频率和计数模式（递增、递减、递增-递减）。相关寄存器如TBCTL、TBPRD、TBPHS等，用于配置频率、相位和同步行为。
2. 计数比较子模块 (Counter-Compare Submodule)：这是PWM的“大脑”，负责设定比较值（CMPA, CMPB）。当时基计数器的值与比较值匹配时，会产生事件。这些事件是后续生成边沿动作的源头。寄存器如CMPCTL、CMPA、CMPB控制比较值的加载方式和时机。
3. 动作限定子模块 (Action-Qualifier Submodule)：这是PWM的“指挥官”，它接收来自时基（零值、周期值）和比较器（匹配A、匹配B）的事件，并根据配置，决定在特定事件发生时，对输出引脚EPWMxA和EPWMxB执行何种动作（置高、拉低、翻转）。寄存器AQCTLA和AQCTLB是这里的核心。
4. 死区生成子模块 (Dead-Band Generator Submodule)：这是电机和电源驱动中的“安全官”。它接收动作限定器输出的原始PWM信号，并对其上升沿或下降沿插入可编程的延迟（死区时间），确保同一桥臂的上下两个功率管不会因开关延迟而同时导通，避免直通短路。寄存器DBCTL、DBRED、DBFED控制死区的工作模式和延迟时间。
5. 其他辅助子模块如PWM斩波器（用于脉冲变压器门极驱动）、错误联防（Trip-Zone）和事件触发等，本文聚焦于核心的PWM生成链。

理解这个流程至关重要：时基计数器循环运行 → 与比较值匹配产生事件 → 动作限定器根据事件类型和计数方向决定输出动作 → 死区发生器对动作信号进行边沿延迟处理 → 最终输出到引脚。所有的寄存器配置都是围绕这个流程进行的精细调控。

2. 时基子模块寄存器深度解析

时基模块为整个eHRPWM提供了时间基准。配置不当会导致频率不准、同步混乱。我们逐一拆解关键寄存器。

2.1 时基控制寄存器 (TBCTL)

TBCTL是时基模块的“总指挥”，其每一位都至关重要。我们结合图表和实际场景来理解。

位域15-14 (FREE, SOFT): 仿真模式位这两个位决定了当芯片进入仿真暂停（如连接调试器设断点）时，时基计数器的行为。这对于在线调试电机控制程序极其关键。设想一下，当PWM正在驱动电机时，你触发了一个断点，如果PWM输出突然冻结在一个高电平状态，可能会导致功率管持续导通而烧毁。因此，合理的配置是：

• 00b (下次计数后停止)：计数器在下一个TBCLK边沿后停止。这是相对安全的选择，PWM周期可能会不完整，但至少会响应一次计数。
• 01b (完整周期后停止)：计数器完成当前整个计数周期（在递增模式下计数到TBPRD，在递减或增减模式下计数到0）后停止。这是电机控制调试中最推荐的方式，它能确保PWM输出在周期边界安全地停止，避免功率管停留在异常状态。
• 10b/11b (自由运行)：计数器忽略仿真事件，继续运行。这适用于那些即使调试也不能停止PWM输出的场景（如某些电源环路），但风险较高。

位域13 (PHSDIR): 相位方向位此位仅在计数器模式配置为增减计数模式 (Up-Down-Count)时有效。它定义了当本模块接收到同步信号（EPWMxSYNCI）后，计数器在装载相位值（TBPHS）时的初始计数方向。

• 0: 同步后向下计数。
• 1: 同步后向上计数。为什么需要这个？在多模块同步应用中，例如交错并联电源，你希望所有eHRPWM模块的三角载波相位一致。通过设置主从模块和相位值，并配合PHSDIR，可以精确控制从模块的载波波形是与主模块同相还是反相（相差180度），这对于抵消纹波电流至关重要。

位域12:10 (CLKDIV) 与 位域9:7 (HSPCLKDIV): 时钟预分频器这两个位域共同决定了时基时钟TBCLK的频率，公式为：TBCLK = SYSCLKOUT / (HSPCLKDIV × CLKDIV)。

• SYSCLKOUT是系统时钟，可能高达200MHz。
• HSPCLKDIV和CLKDIV都是分频系数，取值范围1到128（实际是1,2,4,...128）。计算示例：假设SYSCLKOUT = 150 MHz，需要产生一个20 kHz的PWM（对应TBPRD值不宜过小以保证分辨率）。若选择增减计数模式，则PWM频率FPWM = TBCLK / (2 × TBPRD)。如果我们希望TBPRD在1000左右，可以反推TBCLK ≈ FPWM × 2 × TBPRD = 20k × 2 × 1000 = 40 MHz。那么分频系数应为150MHz / 40MHz = 3.75。我们可以配置HSPCLKDIV=2(默认),CLKDIV=2，得到TBCLK = 150MHz / (2*2) = 37.5 MHz，此时TBPRD = TBCLK/(2*FPWM) = 37.5M/(2*20k) = 937.5，取整937，实际频率约为20.02 kHz，误差可接受。

注意：HSPCLKDIV的选项并非全是2的幂次（如3h对应/6），这是为了兼容更早期的芯片架构。通常，保持HSPCLKDIV为默认值/2，通过调整CLKDIV来改变频率是更常见的做法。

位域6 (SWFSYNC): 软件强制同步脉冲向该位写1可以产生一个软件同步脉冲。这个脉冲会与硬件同步输入信号（EPWMxSYNCI）进行“或”操作，触发同步事件。但有一个关键限制：只有当SYNCOSEL位域配置为00（即选择EPWMxSYNCI作为同步输出源）时，SWFSYNC才有效。这个功能常用于在程序初始化的特定时刻，手动对齐多个PWM模块的计数器。

位域5:4 (SYNCOSEL): 同步输出选择这个位域决定了本模块的同步输出信号（EPWMxSYNCO）的来源。同步链是构建复杂PWM系统的核心。

• 00b: EPWMxSYNCI：直接将输入同步信号转发给下游模块。这用于延长同步链。
• 01b: CTR = 0：当时基计数器归零时，产生一个同步脉冲输出。这是最常用的模式，可以将本模块设置为“主模块”，以其计数周期为基准，同步其他“从模块”。
• 10b: CTR = CMPB：当计数器等于CMPB值时产生同步。这可以实现更复杂的、基于特定时刻的同步，例如在PWM周期的中间点触发另一个模块。
• 11b: 禁用同步输出。 通过巧妙配置主从模块的SYNCOSEL，可以构建星型、链式或混合的同步网络，确保所有PWM的相位关系精确可控。

位域3 (PRDLD): 周期寄存器装载模式TBPRD寄存器可以工作在“影子寄存器”模式或“立即装载”模式。

• 0 (影子模式，默认)：CPU写入的是TBPRD的影子寄存器。影子寄存器的值只在特定时刻（默认为计数器TBCNT=0时）装载到“活动寄存器”中，活动寄存器才真正控制硬件周期。这至关重要：它确保了在PWM周期中间修改周期值时，不会导致当前周期突然变形，而是平滑地在下一个周期生效，避免了输出毛刺。
• 1 (立即模式)：CPU直接读写活动寄存器，修改立即生效。这通常用于需要动态、快速改变频率的场景，但风险是可能打断正在进行的PWM周期。

位域2 (PHSEN): 相位装载使能

• 0: 忽略同步输入事件，不装载相位值。
• 1: 使能相位装载。当同步事件（来自EPWMxSYNCI或SWFSYNC）发生时，将TBPHS寄存器的值装载到计数器TBCNT中。这是实现从模块与主模块存在固定相位差的关键。

位域1:0 (CTRMODE): 计数器模式

• 00b: 递增计数模式。计数器从0开始，递增到TBPRD后归零，重复。产生的PWM波形通常是不对称的。
• 01b: 递减计数模式。计数器从TBPRD开始，递减到0后重回TBPRD，重复。
• 10b: 增减计数模式。计数器从0递增到TBPRD，然后递减回0，如此循环。这是电机控制和数字电源中最常用的模式，因为它能产生对称的、中心对齐的PWM波形，有助于减少谐波和噪声。
• 11b: 停止/冻结模式。计数器停止工作。这是复位后的默认状态，在初始化时必须配置为其他模式。

2.2 其他关键时基寄存器

时基周期寄存器 (TBPRD)这个16位寄存器直接决定了PWM的载波频率。在增减计数模式下，FPWM = TBCLK / (2 × TBPRD)；在递增或递减计数模式下，FPWM = TBCLK / (TBPRD + 1)。TBPRD的值需要根据所需的PWM频率和TBCLK频率计算得出。如前所述，影子寄存器机制是其稳定运行的保障。

时基相位寄存器 (TBPHS)这是一个16位寄存器，用于存储相位值。当使能相位装载（PHSEN=1）且同步事件发生时，TBPHS的值会被加载到计数器TBCNT中。例如，主模块计数器从0开始，若将从模块的TBPHS设置为TBPRD/2，则在同步后，从模块计数器从TBPRD/2开始计数，其PWM波形将滞后主模块90度（在增减计数模式下）。这是实现多相交错并联的核心。

时基计数器寄存器 (TBCNT)这是一个可读可写的16位寄存器，反映计数器的当前值。注意：写入TBCNT是立即生效的，且没有影子寄存器。因此，在PWM运行期间直接写入TBCNT会导致计数序列突变，通常只用于初始化或特殊调试。

时基状态寄存器 (TBSTS)提供计数器的状态信息，如计数方向（CTRDIR）、是否发生过同步事件（SYNCI）、计数器是否曾达到最大值0xFFFF（CTRMAX）。CTRMAX位在计数器发生溢出（例如TBPRD设置过大导致计数器超过0xFFFF）时置位，可用于错误检测。

3. 计数比较与动作限定寄存器解析

时基模块产生了有节奏的“心跳”，而比较模块则决定了在每个“心跳”周期内，何时该“举手”（输出动作）。

3.1 计数比较控制寄存器 (CMPCTL)

CMPCTL管理着CMPA和CMPB这两个关键比较值的加载行为。

影子寄存器与装载模式CMPA和CMPB也支持影子寄存器（Shadow Register）机制，由SHDWAMODE和SHDWBMODE控制。

• 影子模式 (SHDWAMODE=0)：CPU写入CMPA/CMPB的值先存入影子寄存器。然后由LOADAMODE/LOADBMODE位决定，在何时将影子寄存器的值装载到活动寄存器。装载事件可以是：CTR=0（周期开始）、CTR=PRD（周期中点，仅增减模式有意义）、两者皆可、或冻结。
• 立即模式 (SHDWAMODE=1)：CPU直接写入活动寄存器，立即生效。为什么需要影子寄存器？在电机矢量控制（FOC）中，需要在每个PWM周期更新CMPA和CMPB的值以合成新的电压矢量。如果直接写入活动寄存器，而写入时机恰好在计数器匹配比较值附近，可能导致当前PWM脉冲宽度异常，甚至引发转矩脉动。使用影子寄存器，并设置为在CTR=0（即周期开始）时装载，可以确保整个PWM周期内比较值稳定不变，更新操作在周期边界安全完成，输出波形连续平滑。

SHDWAFULL 和 SHDWBFULL 状态位这两个只读位指示CMPA/CMPB的影子FIFO是否已满。在影子模式下，如果你在装载事件发生之前连续快速写入两次比较值，第二次写入会覆盖影子寄存器中尚未被加载的第一次值。通过检查这些位，可以避免数据丢失。通常的编程模式是：等待装载事件发生（或检查状态），确认影子寄存器空闲后再写入新值。

3.2 动作限定寄存器 (AQCTLA & AQCTLB)

这是将“比较事件”转化为“输出动作”的规则表。每个寄存器控制一个输出引脚（AQCTLA控制EPWMxA，AQCTLB控制EPWMxB），并且结构完全相同。

核心思想：为每一个可能的事件（CAU: 递增时匹配CMPA；CAD: 递减时匹配CMPA；CBU/CBD: 增减时匹配CMPB；ZRO: 计数器为零；PRD: 计数器为周期值）定义一个动作（00: 无动作；01: 强制低；10: 强制高；11: 翻转）。

如何生成一个经典的PWM波形？以EPWMxA输出一个简单的非对称PWM为例，使用递增计数模式：

1. 配置TBCTL[CTRMODE] = 00b (递增模式)。
2. 设置TBPRD决定频率。
3. 设置CMPA决定占空比。占空比 = CMPA / (TBPRD + 1)。
4. 配置AQCTLA：
   • ZRO (计数器为零): 设置为10b(Set)，这样周期开始时输出为高。
   • CAU (递增匹配CMPA): 设置为01b(Clear)，这样当计数器增加到CMPA时，输出拉低。
   • 其他事件（CAD, CBU, CBD, PRD）均设为00b(无动作)。 这样，每个周期开始输出变高，到达CMPA时变低，并保持到周期结束，形成一个标准的PWM波。

如何生成互补对称PWM？以增减计数模式生成一对互补的、中心对齐的PWM（EPWMxA和EPWMxB），常用于半桥驱动（不考虑死区）：

1. 配置TBCTL[CTRMODE] = 10b (增减模式)。
2. 设置TBPRD。
3. 设置CMPA。在增减模式下，有效占空比 = (2 * CMPA) / (2 * TBPRD) = CMPA / TBPRD。但动作配置更关键。
4. 配置AQCTLA：
   • CAU (递增匹配CMPA):01b(Clear) // 上升沿匹配时拉低
   • CAD (递减匹配CMPA):10b(Set) // 下降沿匹配时置高
   • 其他事件无动作。
5. 配置AQCTLB，希望EPWMxB与EPWMxA反相：
   • CAU (递增匹配CMPA):10b(Set) // 上升沿匹配时置高
   • CAD (递减匹配CMPA):01b(Clear) // 下降沿匹配时拉低
   • 其他事件无动作。 这样，EPWMxA会在计数器从0增加到CMPA期间为高，之后为低；而EPWMxB则相反。两者是中心对称且互补的。但请注意，这只是理想情况，实际驱动功率管必须加入死区，否则会短路！死区将由下一个模块添加。

软件强制寄存器 (AQSFRC & AQCSFRC)这两个寄存器提供了通过软件直接干预输出状态的能力。

• AQSFRC (一次性软件强制)：可以产生一个单次事件，强制输出A或B���行一次特定的动作（置高、拉低、翻转）。例如，在故障保护逻辑中，可以用它来立即关断PWM输出。
• AQCSFRC (连续软件强制)：可以持续强制输出为高或低。这在调试时非常有用，可以手动控制输出状态，或者在某些安全状态下锁定输出。

4. 死区生成子模块寄存器精讲

死区时间是功率电子中的生命线。eHRPWM的死区模块功能强大且灵活，但也最容易配置出错。

4.1 死区控制寄存器 (DBCTL)

DBCTL是整个死区模块的配置核心，它通过三个位域控制信号路径和极性。

位域1:0 (OUT_MODE): 输出模式控制这两位决定死区功能是否启用以及如何启用。

• 00b: 完全旁路。EPWMxA和EPWMxB信号直接从动作限定器传递到下一级（斩波器）。这是默认值，意味着如果不配置死区，模块是直通的。
• 01b: 禁用上升沿延迟。EPWMxA直通，EPWMxB输出为经过下降沿延迟的信号。延迟的输入信号源由IN_MODE决定。
• 10b: 禁用下降沿延迟。EPWMxB直通，EPWMxA输出为经过上升沿延迟的信号。
• 11b: 完全使能。EPWMxA输出上升沿延迟信号，EPWMxB输出下降沿延迟信号。这是最常用的互补PWM带死区模式。

位域3:2 (POLSEL): 极性选择在死区模块内部，可以对延迟后的信号进行取反。这主要用于适配不同规格的功率管驱动逻辑。

• 00b (Active High, AH)：两个输出都不反相。高电平表示功率管导通。
• 01b (Active Low Complementary, ALC)：EPWMxA反相。这意味着从动作限定器送来的“高电平导通”信号，经过死区模块后，EPWMxA输出会变成低电平有效。常用于上管需要低电平驱动的场景。
• 10b (Active High Complementary, AHC)：EPWMxB反相。
• 11b (Active Low, AL)：两个输出都反相。低电平有效。关键点：POLSEL的配置必须与你的功率驱动电路（如栅极驱动器IC）的输入逻辑以及功率管（N型或P型）的类型相匹配。配置错误会导致逻辑混乱，该导通时关断。

位域5:4 (IN_MODE): 输入模式控制这两位选择哪个原始信号作为上升沿延迟和下降沿延迟的输入源。这提供了极大的灵活性。

• 00b (默认)：EPWMxA作为上升沿和下降沿延迟的共同输入源。这是最经典的配置：一个原始PWM信号，通过死区模块，生成一对带有死区的互补信号（EPWMxA_OUT带上升沿延迟，EPWMxB_OUT带下降沿延迟）。
• 01b: EPWMxB作为上升沿延迟的输入，EPWMxA作为下降沿延迟的输入。这可以用于一些非标准的信号交换场景。
• 10b: EPWMxA作为上升沿延迟的输入，EPWMxB作为下降沿延迟的输入。
• 11b: EPWMxB作为两者的输入源。

为了直观理解，我们用一个表格来总结经典半桥驱动（使用默认IN_MODE=00）的配置流程：

4.2 死区时间寄存器 (DBRED & DBFED)

这两个10位寄存器（DBRED用于上升沿延迟，DBFED用于下降沿延迟）直接存储延迟的计数值。死区时间=延迟计数值 (DEL)×TBCLK周期。

计算示例：假设TBCLK = 37.5 MHz (周期约26.67 ns)。需要插入500 ns的死区时间。 所需计数值DEL = 死区时间 / TBCLK周期 = 500 ns / 26.67 ns ≈ 18.75。 向上取整为19（0x13），以确保足够的死区。实际死区时间 = 19 * 26.67 ns ≈ 506.7 ns。 将19分别写入DBRED和DBFED，即可为上升沿和下降沿插入相同的延迟。

一个重要细节：死区模块的延迟是基于原始信号的边沿。对于EPWMxA_OUT（上升沿延迟），它是在原始EPWMxA信号的上升沿处插入延迟，使其变晚到来。对于EPWMxB_OUT（下降沿延迟），它是在原始信号的下降沿处插入延迟，使其变晚到来。在互补模式下，这自然就在一对互补信号的切换点创造了一个两者都为低电平（或都为高电平，取决于极性）的死区窗口。

5. 寄存器配置实战与常见问题排查

理解了每个寄存器后，我们来看一个完整的配置流程和可能遇到的坑。

5.1 一个完整的eHRPWM初始化配置序列

假设我们需要配置ePWM1模块，工作在增减计数模式，产生一对带死区的互补PWM，频率20kHz，死区时间500ns，使用CMPA控制占空比。

// 假设系统时钟 SYSCLKOUT = 150 MHz void InitEPWM1(void) { // 1. 时基模块配置 EPwm1Regs.TBCTL.bit.CTRMODE = 2; // 增减计数模式 EPwm1Regs.TBCTL.bit.PHSEN = 0; // 禁用相位装载（作为主模块） EPwm1Regs.TBCTL.bit.PRDLD = 0; // TBPRD使用影子寄存器，在CTR=0时装载 EPwm1Regs.TBCTL.bit.SYNCOSEL = 1; // 同步输出选择 CTR=0，作为同步源 EPwm1Regs.TBCTL.bit.SWFSYNC = 0; // 不强制软件同步 EPwm1Regs.TBCTL.bit.HSPCLKDIV = 1; // /2 (默认) EPwm1Regs.TBCTL.bit.CLKDIV = 2; // /4, 得到 TBCLK = 150MHz/(2*4)=18.75MHz // 计算TBPRD: FPWM = TBCLK / (2*TBPRD) => TBPRD = TBCLK/(2*FPWM) // TBPRD = 18.75MHz / (2 * 20kHz) = 468.75 EPwm1Regs.TBPRD = 469; // 设置周期值，实际频率约19.98kHz EPwm1Regs.TBPHS.word = 0; // 相位设为0 EPwm1Regs.TBCTR = 0; // 计数器清零 // 2. 比较模块配置 EPwm1Regs.CMPCTL.bit.SHDWAMODE = 0; // CMPA使用影子寄存器 EPwm1Regs.CMPCTL.bit.SHDWBMODE = 0; // CMPB使用影子寄存器 EPwm1Regs.CMPCTL.bit.LOADAMODE = 0; // CTR=0时装载CMPA影子值 EPwm1Regs.CMPCTL.bit.LOADBMODE = 0; // CTR=0时装载CMPB影子值 EPwm1Regs.CMPA.bit.CMPA = 235; // 初始化占空比50% (CMPA = TBPRD/2) EPwm1Regs.CMPB.bit.CMPB = 0; // 本例未使用CMPB // 3. 动作限定配置 (生成互补信号) // EPWM1A: 递增匹配CMPA时拉低，递减匹配CMPA时置高 EPwm1Regs.AQCTLA.bit.CAU = 1; // Clear EPwm1Regs.AQCTLA.bit.CAD = 2; // Set // EPWM1B: 与A相反，递增匹配CMPA时置高，递减匹配CMPA时拉低 EPwm1Regs.AQCTLB.bit.CAU = 2; // Set EPwm1Regs.AQCTLB.bit.CAD = 1; // Clear // 4. 死区模块配置 // 计算死区计数值: TBCLK周期 = 1/18.75MHz ≈ 53.33ns // DEL = 500ns / 53.33ns ≈ 9.375，取10 EPwm1Regs.DBRED.bit.DEL = 10; // 上升沿延迟10个TBCLK EPwm1Regs.DBFED.bit.DEL = 10; // 下降沿延迟10个TBCLK EPwm1Regs.DBCTL.bit.IN_MODE = 0; // EPWM1A作为死区输入源 EPwm1Regs.DBCTL.bit.POLSEL = 0; // 输出不反相 (Active High) EPwm1Regs.DBCTL.bit.OUT_MODE = 3; // 使能上升沿和下降沿延迟 // 5. 使能计数器 // TBCTL的CTRMODE已在第一步设置为2（增减模式），计数器开始运行 }

5.2 常见问题排查与调试技巧

1. 没有PWM输出？

   • 检查时钟：确认TBCTL[CLKDIV]和[HSPCLKDIV]配置正确，TBCLK有时钟。可以用示波器测量一下ePWM引脚，或者检查GPIO复用是否已配置为ePWM功能。
   • 检查计数器模式：TBCTL[CTRMODE]不能是11b（停止模式）。确认已设置为00, 01或10。
   • 检查动作限定：确认AQCTLA/AQCTLB至少对一个事件（如ZRO或PRD）配置了Set动作，否则输出可能始终为低。
   • 检查输出使能：有些芯片的ePWM输出默认是禁止的��需要配置GPxMUX寄存器将引脚功能选择为ePWM，有时还需要配置输出使能寄存器。

2. PWM频率不对？

   • 公式核对：再次确认FPWM = TBCLK / (2 * TBPRD)（增减模式）或FPWM = TBCLK / (TBPRD + 1)（递增/递减模式）。TBCLK的计算必须包含HSPCLKDIV和CLKDIV。
   • 寄存器写入时机：如果是在程序运行中动态改变TBPRD，并且PRDLD=0（影子模式），新值要到下一个CTR=0时刻才生效。如果你在周期中间写入并立即读取TBPRD，读到的可能是影子寄存器的值，而非当前活动的周期值，容易造成困惑。

3. 死区时间不生效或效果不对？

   • OUT_MODE未使能：最常见错误是配置了DBRED/DBFED，但DBCTL[OUT_MODE]仍是00b（旁路模式）。必须设置为01b, 10b或11b。
   • 极性混淆：DBCTL[POLSEL]配置错误会导致预期的高电平有效变成低电平有效，使逻辑完全颠倒。务必对照硬件原理图和栅极驱动器数据手册进行配置。
   • 输入源错误：如果IN_MODE配置非默认值，但动作限定器生成的原始信号逻辑不对，死区模块接收到的信号就不是你想要的，导致输出异常。建议先从默认的IN_MODE=00b开始调试。

4. 使用影子寄存器时，更新CMPA/CMPB感觉有延迟？

   • 这是正常现象，也是影子寄存器的设计目的。在LOADAMODE=0（CTR=0装载）时，你在周期中间写入CMPA，这个值会保存在影子寄存器，直到下一个计数器归零时刻才会装载到活动寄存器并生效。这保证了PWM波形的完整性。如果你需要立即更新（比如在特定保护响应中），可以切换到立即模式（SHDWAMODE=1），但需意识到可能带来的波形撕裂风险。

5. 如何同步多个ePWM模块？

   • 将一个模块设为主（Master），配置其TBCTL[SYNCOSEL] = 01b（CTR=0输出同步）。
   • 将其他模块设为从（Slave），配置其TBCTL[SYNCOSEL] = 00b（同步输入作为输出），并连接主模块的EPWMSYNCO到从模块的EPWMSYNCI引脚（或通过内部信号路由）。
   • 在从模块中，使能相位装载（PHSEN=1），并设置TBPHS为期望的相位差值。
   • 关键点：确保所有模块的TBCLK频率（CLKDIV, HSPCLKDIV）一致，否则同步后相位关系会漂移。

调试时，善用芯片的寄存器查看窗口和实时变量监控至关重要。同时，结合示波器观察实际波形，与理论计算和寄存器配置相互印证，是快速定位问题的唯一捷径。寄存器配置就像与硬件对话，每一个比特位都是一句明确的指令，理解它们，你就能让eHRPWM模块精准地执行你的控制策略。