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基于TI DSP视频端口实现VP-VP高速通信：原理、配置与性能优化

news 2026/7/23 20:41:14

1. 项目概述：为什么我们需要视频端口通信？

在嵌入式视频处理系统里，数据搬运的效率往往是决定系统性能的瓶颈。传统上，DSP（数字信号处理器）通过外部存储器接口（EMIF）与视频编解码器打交道，需要大量的“胶合逻辑”和CPU干预来处理视频流的同步、打包和解包。这就像用一辆大卡车（EMIF）去运送一箱箱需要即时分拣的快递（视频数据），虽然运力大，但装卸、分拣环节耗时耗力，CPU这个“仓库管理员”忙得不可开交，系统实时性大打折扣。

TI的TMS320DM64x系列DSP内置的视频端口（Video Port）就是为了解决这个问题而生的专用硬件。它本质上是一个为视频数据流量身定制的高速并行DMA（直接内存访问）引擎。想象一下，现在有一条专用的、自动化的传送带（视频端口）直接从摄像头（视频解码器）连接到DSP的“仓库”（内存），再另一条传送带从“仓库”直通显示器（视频编码器）。这条传送带不仅速度快，还自带“包裹识别和分拣”功能（硬件同步逻辑），CPU只需要告诉传送带起点和终点，剩下的搬运工作全部由EDMA（增强型直接内存访问）这个“自动化叉车”完成，CPU得以解放出来专注于核心的图像算法处理。

而本项目的核心——视频端口到视频端口（VP-VP）通信，则是将这条“传送带”的两端都接上DSP。这开启了一种全新的可能性：我们不再局限于DSP与编解码器之间的视频流传输，而是可以在两个甚至多个DSP之间，建立一条超高带宽、极低延迟的“点对点数据高速公路”。这对于需要多颗DSP协同工作的复杂应用，如高清视频转码、多通道视频拼接、高级视觉分析等，意义重大。它允许我们将庞大的视频数据流或中间处理结果，在DSP间高效、无缝地流转，而无需占用宝贵的EMIF带宽或通过更慢的通信接口（如以太网MAC或HPI）。

2. 视频端口硬件架构与工作模式深度解析

2.1 硬件架构：不只是个接口，更是个协处理器

DM64x的视频端口远非简单的GPIO集合。它是一个高度集成、功能明确的子系统。其核心构成如下：

  • 数据总线（VD[19:0]）：高达20位的并行数据总线，这是吞吐量的物理基础。在RAW模式下，这20位可以全部用于传输用户数据；在BT.656模式下，通常使用8位或10位。
  • 控制信号线（VCTL2, VCTL1, VCTL0）：这3条线是视频端口与外部世界“对话”的协议线。在RAW模式下，它们被用作场同步（FVID）、行同步（HREF）和有效视频（AVID）等信号；在BT.656模式下，由于同步信息内嵌在数据流中，这些控制线的配置会有所不同，通常被上拉或用于其他辅助功能。
  • 时钟线（VCLK0, VCLK1）：一个输入，一个输出，用于同步数据采样。时钟频率直接决定了数据率。例如，在16位数据宽度、80MHz时钟下，理论峰值带宽即为 16bit * 80MHz = 1.28 Gbps。
  • 内部FIFO（5120字节）：这是视频端口的“数据缓冲池”。它分为两个2560字节的捕获/显示缓冲区，形成了“乒乓缓冲”机制。当EDMA正在从FIFO的A区搬运数据到内存时，视频端口硬件可以同时将新数据写入FIFO的B区，实现了数据流的无缝衔接，避免了数据丢失。
  • EDMA通道：视频端口与内核内存之间的数据搬运完全由EDMA负责。这是实现“零CPU开销”数据搬运的关键。开发者只需配置好EDMA的参数表（如源地址、目的地址、传输数量），EDMA就会在视频端口FIFO达到预设阈值时自动发起传输。

注意：视频端口对EDMA的依赖是绝对的。这意味着在系统设计时，必须合理规划EDMA通道的优先级和带宽，避免与其他高优先级EDMA传输（如与其他外设的通信）发生冲突，导致视频端口FIFO溢出或下溢。

2.2 BT.656模式：化繁为简的“自描述”数据流

BT.656模式的核心思想是“把同步信号放进数据包里”。它消除了对独立硬件同步线（如HSYNC, VSYNC）的依赖，仅需数据线和时钟线即可完成视频传输，极大地简化了PCB布线和连接器设计。

其数据流结构可以这样理解：它把一帧图像数据（无论是逐行还是隔行）打包成一个长长的、连续的数据序列。这个序列中不仅包含像素的Y/Cb/Cr值，还插入了特殊的“标点符号”——定时基准码（SAV和EAV），来告诉接收端“一行开始了”、“一行结束了”、“一场开始了”。

  • 消隐数据（Blanking Data）：在非有效图像区域（行消隐和场消隐期间）传输的数据，内容是固定的（Y为0x10，Cb/Cr为0x80）。对于VP-VP通信，这部分数据通常被视为无效填充，我们的有效载荷应放在有效视频区内。
  • 定时基准码（SAV/EAV）：格式为0xFF, 0x00, 0x00, XY。前三个字节是同步头，第四个字节XY承载信息。其中最关键的是F、V、H三个状态位：
    • F（场标识）：0表示场1（奇数行），1表示场2（偶数行），用于隔行扫描。
    • V（垂直消隐）：1表示当前处于垂直消隐期（场间），0表示处于有效视频期。
    • H（水平消隐）：0表示SAV（有效视频开始），1表示EAV（有效视频结束）。
  • 图像数据：在SAV和EAV之间，按照Y、Cb、Y、Cr…的顺序排列的像素数据。

在VP-VP通信中配置BT.656模式，发送端DSP的视频端口需要模拟成一个“视频编码器”，按照BT.656的语法规则生成包含SAV/EAV和消隐数据的完整数据流。接收端DSP的视频端口则配置为“视频解码器”模式，依靠硬件自动检测SAV/EAV来同步并提取出有效视频区的数据。这意味着，即使我们传输的是任意数据，也必须将其“伪装”成符合BT.656格式的流，包括生成正确的SAV/EAV码和消隐数据。

2.3 RAW模式：极致灵活的“透明”通道

如果说BT.656模式是传输视频的“标准集装箱”，那么RAW模式就是“通用传送带”。它不强制规定数据流的格式和内容，将数据的解释权完全交给软件。这对于传输非视频数据（如算法中间结果、控制命令、传感器数据包）或者非标准视频格式至关重要。

RAW模式需要至少一条控制线（通常是AVID/CAPEN）来标识有效数据周期。

  • 发送端：在需要传输有效数据时，将AVID信号拉高；在行/场消隐期或无效时段，将AVID拉低。
  • 接收端：配置为仅在CAPEN信号为高时，才将数据线上的值采样到内部FIFO。

对于更复杂的时序，如隔行扫描，可能需要第二条控制线（FVID）来标识场ID。

RAW模式的优势与挑战：

  • 优势：灵活性极高，数据利用率接近100%（无需插入BT.656的消隐和同步字）。带宽利用率更高。
  • 挑战：同步完全由软件/硬件控制线管理，可靠性设计负担转移到开发者身上。需要发送端和接收端就帧格式（如图像分辨率、帧率、消隐期长度）达成精确的软硬件协议，否则极易失步。

实操心得：模式选择

  • 选择BT.656：当你的数据本质上是连续的、帧结构的视频流，或者你希望与标准视频设备（如摄像头、显示器）保持兼容时。其硬件自动同步特性大大降低了开发难度。
  • 选择RAW模式：当你需要传输非视频数据、自定义数据包，或者追求极限带宽利用率时。例如，在两个DSP间传输已经过压缩的码流或大型矩阵数据，RAW模式是更优选择。在VP-VP通信中，由于两端都是可编程的DSP，RAW模式往往能提供更大的灵活性和更高的有效数据带宽。

3. 软件驱动与数据封装：让硬件为你工作

3.1 视频端口迷你驱动（Mini-Driver）：从寄存器到API的飞跃

直接配置视频端口和EDMA的寄存器是一项繁琐且容易出错的工作，涉及数十个寄存器，每个比特位都至关重要。TI提供的视频端口迷你驱动（FVID驱动框架的一部分）将这些底层操作封装成了一组简洁的API。

其核心工作模型是“缓冲区队列”：

  1. 初始化：调用FVID_create()创建驱动实例，FVID_control()配置端口模式（BT.656/RAW、分辨率、数据宽度等）。
  2. 缓冲区管理：驱动内部维护一组缓冲区（通常是2个或3个，用于乒乓操作）。用户通过FVID_alloc()从驱动获取空缓冲区（用于显示）或等待满缓冲区（用于捕获）。
  3. 数据流转：
    • 捕获端：视频端口硬件将数据填入FIFO，EDMA自动将数据从FIFO搬运到驱动内部的“捕获缓冲区A”。当A满后，驱动自动切换至“捕获缓冲区B”接收数据，同时通过回调或信号量通知应用程序：“缓冲区A已就绪，可以读取”。应用程序处理A的数据，处理完后将其返还给驱动，等待下一次填充。
    • 显示端：应用程序将待发送的数据填入从驱动获取的“显示缓冲区”，然后通过FVID_exchange()将其提交给驱动。驱动控制EDMA将该缓冲区的内容通过视频端口发送出去。发送完成后，缓冲区被回收，可供应用程序填充下一帧数据。

这个模型完美解耦了数据生产/消费与数据搬运。应用程序线程只需要关注“处理准备好的数据”和“填充要发送的数据”，而高带宽、高实时性的数据搬运则由驱动和EDMA在后台默默完成。

3.2 构建VP-VP通信协议：在视频帧中封装任意数据

要让视频端口传输我们自己的数据，我们需要在视频帧的“有效视频区”定义自己的数据包格式。这类似于在网络通信的以太网帧载荷中封装IP数据包。

参考TI应用报告中的示例，一个高效且简单的封装格式如下：

| 帧头 (Header) | 数据块1 (Block 1) | 数据块2 (Block 2) | ... | 数据块N (Block N) | 填充 (Padding) |
  • 帧头：一个固定的“魔数”（Magic Number）或“密钥”（Key Value），例如0xDEADBEEF。接收端首先检查这个值，如果匹配，则认为本帧包含有效VP-VP数据；否则，可能是未初始化的缓冲区或误捕获的噪声，直接丢弃。
  • 数据块：每个数据块包含一个小的“块头”和实际数据载荷。
    • 块头：至少包含两个信息：目标地址（Destination Address）和数据长度（Length）。目标地址告诉接收端DSP应该把这批数据放到内存的哪个位置（可以是绝对地址，也可以是相对于某个基址的偏移）。长度以字节为单位。
    • 数据载荷：要传输的原始数据。
  • 结束标记：在最后一个有效数据块之后，放置一个长度为0的数据块头（Length = 0）。这告诉接收端解析器：“后面没有有效数据了，可以停止解析了”。
  • 填充：用无意义的数据（如0x00）填满视频帧剩余的空间，以满足视频端口对一帧数据总量的要求。

发送端伪代码逻辑（VPVP_Xmit函数思想）：

int VPVP_Xmit(FVID_Frame *buf, void* data_blocks[], int addrs[], short lengths[], int block_count) { char *p = (char*)buf->frame_data; // 1. 写入帧头密钥 *(int*)p = VP_VP_MAGIC_KEY; p += sizeof(int); // 2. 循环打包所有数据块 for (int i = 0; i < block_count; i++) { // 检查剩余空间是否足够（需考虑块头） if ((p + sizeof(int) + sizeof(short) + lengths[i] - (char*)buf->frame_data) > FRAME_SIZE) { return i; // 返回已成功打包的块数，剩余的下次再发 } // 写入目标地址 *(int*)p = addrs[i]; p += sizeof(int); // 写入数据长度 *(short*)p = lengths[i]; p += sizeof(short); // 写入数据本身 memcpy(p, data_blocks[i], lengths[i]); p += lengths[i]; } // 3. 写入结束标记（长度为0的块） *(int*)p = 0; // 目标地址为0（或任意值，通常忽略） p += sizeof(int); *(short*)p = 0; // 长度为0 p += sizeof(short); // 4. 剩余部分填充0 memset(p, 0, FRAME_SIZE - (p - (char*)buf->frame_data)); return block_count; // 全部打包成功 }

接收端伪代码逻辑（VPVP_Recv函数思想）：

int VPVP_Recv(FVID_Frame *buf, void* out_msgs[], int out_addrs[], short out_lengths[]) { char *p = (char*)buf->frame_data; int received_count = 0; // 1. 检查帧头密钥 if (*(int*)p != VP_VP_MAGIC_KEY) { return 0; // 无效帧 } p += sizeof(int); // 2. 解析数据块，直到遇到长度为0的块 while (1) { int dest_addr = *(int*)p; p += sizeof(int); short data_len = *(short*)p; p += sizeof(short); if (data_len == 0) { break; // 遇到结束标记 } // 记录块信息 out_addrs[received_count] = dest_addr; out_lengths[received_count] = data_len; out_msgs[received_count] = p; // 指向数据区（注意：这里只是记录指针，数据仍在缓冲区） p += data_len; received_count++; // 防止缓冲区溢出 if (received_count >= MAX_BLOCKS_PER_FRAME) break; } // 3. 应用层根据 out_addrs 将数据复制到最终目的地（可能涉及地址重映射） for (int i = 0; i < received_count; i++) { // 这里可能需要将发送端的逻辑地址转换为接收端的物理地址 void* local_dest_addr = translate_address(out_addrs[i]); memcpy(local_dest_addr, out_msgs[i], out_lengths[i]); } return received_count; }

注意事项：地址映射这是VP-VP通信中最容易出错的地方。发送端指定的“目标地址”是发送端DSP内存空间中的逻辑地址。接收端DSP的内存布局不可能与之完全相同。因此，接收端需要一个“地址转换表”或约定一个共享的“全局地址空间”映射规则。一种常见做法是使用“偏移地址”，即所有地址都是相对于某个双方约定的共享内存基址（例如，接收端SDRAM中某一块专用于VP-VP通信的区域）的偏移量。这样，接收端只需将偏移量加上本地基址，即可得到真实的物理地址。

4. 实战配置：从硬件连接到软件调试

4.1 硬件连接与子卡配置

TI的DM642EVM评估板通常通过子卡（Daughter Card）来引出视频端口的全部信号，并方便地进行VP-VP互连。配置的核心在于跳线（JP）和拨码开关（SW）。

对于RAW模式（16位数据，基本同步）：

  • JP1, JP2, JP3：将VP1的控制线连接到VP2的控制线。例如，JP1连接VP1CTL0到VP2CTL0，作为AVID/CAPEN信号线。JP2和JP3通常将VP1CTL1和VP1CTL2上拉（Vcc），除非你需要更复杂的同步（如隔行扫描需要FVID）。
  • JP4（时钟）：选择时钟源。为了获得高带宽，通常使用子卡上的80MHz独立晶振作为发送端的时钟源（JP4连接到80MHz）。接收端的JP4断开，因为它从数据流中恢复时钟（或使用发送端提供的时钟���。
  • SW1, SW2（数据流使能）：发送端使能VP2的数据输出（SW2 ON），接收端使能VP1的数据输入（SW1 ON）。确保数据流向正确。

对于BT.656模式（8位数据，内嵌同步）：

  • JP1, JP2, JP3：由于同步信息在数据流中，控制线通常不需要互连，而是上拉到固定电平（Vcc），以满足编解码器接口的电平要求。
  • JP4：通常使用板载的27MHz视频时钟（STCLK），因为BT.656标准时钟常为27MHz或74.25MHz等。
  • SW1, SW2：配置方式与RAW模式类似，控制数据缓冲器的使能方向。

硬件调试心得：

  1. 先时钟，后数据：首先用示波器或逻辑分析仪确认时钟信号（VCLK）是否正常产生并达到预期频率。没有稳定的时钟，一切数据都是无效的。
  2. 再控制，后总线：接着检查关键控制信号（如RAW模式下的AVID）的时序是否符合预期（例如，是否在有效数据期间为高电平）。最后再抓取数据总线信号，看是否有数据变化。
  3. 端接与布线：对于高达80MHz的并行总线，信号完整性至关重要。确保使用TI推荐的子卡和排线，并检查板上是否有必要的端接电阻。过长或质量差的连接线会导致数据错误。

4.2 软件配置步骤详解

以下以RAW模式为例，概述在CCS（Code Composer Studio）中配置VP-VP通信的关键步骤：

  1. 初始化视频端口迷你驱动：

    FVID_Handle capChan, disChan; // 捕获和显示通道句柄 FVID_ChannelParams cp; FVID_Frame frm; // 创建捕获通道（接收端） cp.chanMode = FVID_CAPTURE; // 捕获模式 cp.dataFormat = FVID_RAW; // RAW格式 cp.resolution = FVID_RES_RAW_CUSTOM; // 自定义分辨率 cp.customWidth = FRAME_WIDTH_IN_WORDS; // 帧宽度（以字为单位） cp.customHeight = 1; // 对于数据流，高度通常设为1，表示一维数据流 cp.lineOffset = 0; // 行偏移 cp.vpIntf = VP_INTF_RAW; // RAW接口 cp.vpCh = VP_CH_1; // 使用视频端口1 capChan = FVID_create("/VP1CAPTURE", IOM_INPUT, NULL, &cp, NULL); // 创建显示通道（发送端）- 在另一个DSP或同一个DSP的另一个端口 cp.chanMode = FVID_DISPLAY; cp.vpCh = VP_CH_2; // 使用视频端口2 disChan = FVID_create("/VP2DISPLAY", IOM_OUTPUT, NULL, &cp, NULL);

  2. 配置EDMA与缓冲区：驱动内部会完成大部分EDMA配置。但开发者需要确保：

    • 在DSP/BIOS配置工具（.tcf文件）中，为视频端口分配了足够大的EDMA传输控制器（TC）资源和高优先级。
    • 应用程序分配的缓冲区（用于FVID_alloc）在物理上是连续的，并且对齐到Cache行边界（通常是32字节或128字节），以避免Cache一致性问题。通常使用MEM_alloc()函数从外部SDRAM分配大块连续内存。

  3. 实现主循环：

    • 发送端：循环调用VPVP_Xmit()将用户数据打包到显示缓冲区，然后调用FVID_exchange()提交缓冲区并等待上一帧发送完成。
    • 接收端：循环调用FVID_exchange()等待并获取一个新的已捕获的帧缓冲区，然后调用VPVP_Recv()解析其中的数据。

  4. 地址转换层实现：如前所述，在接收端的VPVP_Recv()函数内部或之后，必须实现一个translate_address()函数，将发送端的逻辑地址映射到接收端的有效物理地址。

4.3 性能优化与瓶颈分析

理论带宽很诱人（1.6 Gbps），但实际能达到的吞吐量受限于多个因素：

  1. 协议开销：每个数据块都有头信息（地址+长度），每个帧都有帧头和结束标记。传输大量小数据包时，开销比例会急剧上升，严重降低有效带宽。最佳实践是尽可能打包大的数据块，甚至将整个帧作为一个大数据块发送。

  2. EDMA与内存带宽：这是最主要的瓶颈。视频端口的数据最终要通过EDMA写入DSP的外部SDRAM（或内部RAM）。SDRAM的峰值带宽有限，且访问具有延迟。当系统中有多个高带宽EDMA传输（如多个视频端口、EMIF访问）同时进行时，SDRAM控制器可能成为瓶颈。

    • 优化策略：将VP-VP通信的缓冲区放在内部RAM（如果空间足够）可以极大提升性能。如果必须放在外部SDRAM，请优化SDRAM的访问模式（利用突发传输），并合理安排不同EDMA通道的优先级。

  3. CPU处理开销：VPVP_Recv()函数中的内存拷贝（memcpy）和地址解析会消耗CPU周期。如果数据率非常高，这个开销可能不可忽视。

    • 优化策略：对于大数据块，使用EDMA进行内存间的搬运（从接收缓冲区到最终目的地），而不是CPU拷贝。可以让接收解析函数只负责解析出地址和长度，然后启动一个EDMA传输来完成实际的数据移动。

  4. 时钟与数据宽度：使用20位总线理论上带宽最高，但会带来数据对齐和处理的复杂性（因为DSP是32位或64位架构）。16位总线是性能和易用性的良好折衷，也是示例代码常用的配置。

实测经验：在一个典型的DM642系统上，使用16位RAW模式，80MHz时钟，将数据在两级缓存（L1/L2）和外部SDRAM之间传输，实际可持续的、稳定的有效数据带宽通常在500 Mbps到800 Mbps之间。要达到这个水平，需要精心设计数据包大小、优化内存布局和EDMA调度。

5. 常见问题排查与调试技巧实录

在VP-VP通信开发中，你会遇到各种“坑”。以下是一些典型问题及排查思路：

问题1：接收端收不到任何数据，或者数据全是乱码。

  • 检查清单：
    1. 硬件连接：确认排线连接牢固，子卡跳线设置与软件模式（RAW/BT.656）完全匹配。用万用表检查电源和关键信号线是否短路或断路。
    2. 时钟信号：这是首要怀疑对象。用示波器测量发送端的VCLK输出是否有信号，频率是否正确。接收端是否配置为正确的时钟源（内部/外部）？
    3. 控制信号（RAW模式）：测量AVID信号。在发送端软件应该发送数据期间，AVID是否为高电平？其时序（建立/保持时间）是否满足接收端视频端口的要求？
    4. 软件初始化顺序：确保接收端的视频端口和EDMA在发送端开始发送数据之前就已经完成初始化并进入等待状态。否则会丢失最初的几帧数据。
    5. 缓冲区地址：确认发送端填充的帧缓冲区地址和接收端驱动期望的缓冲区地址都是正确的、非NULL的。使用CCS的Memory Browser查看发送缓冲区是否已被正确写入数据（包括帧头密钥）。

问题2：数据能收到，但帧同步不稳定，偶尔会错位或丢失一部分数据。

  • 检查清单：
    1. FIFO溢出/下溢：这是最常见的原因。检查EDMA的传输是否及时。在CCS中查看视频端口控制状态寄存器的FIFO状态位。如果FIFO经常满或空，说明EDMA的响应速度跟不上数据流速度。
      • 解决方法：提高视频端口对应EDMA通道的优先级。优化内存访问，确保EDMA目的地址位于更快的内存（如内部RAM）。如果使用SDRAM，检查是否开启了SDRAM的自动刷新和预充电，不合理的配置会导致EDMA等待。
    2. 数据包大小不匹配：发送端定义的“一帧”数据量（宽度x高度）与接收端配置的期望值是否完全一致？即使是一个字的差异也会导致后续所有帧错位。
    3. Cache一致性问题：如果你在CPU中修改了发送缓冲区，然后立即交给驱动发送，必须确保数据已经写回内存，而不是还在Cache里。同样，接收端从驱动拿到缓冲区后，在读取之前，需要无效化（Invalidate）对应内存区域的Cache。
      • 解决方法：使用CACHE_wbInv()或CACHE_wb()/CACHE_inv()函数手动维护Cache一致性。或者，将用于DMA传输的缓冲区配置为“非缓存”（Non-cacheable）区域。

问题3：通信带宽远低于理论值。

  • 检查清单：
    1. 协议开销：计算你的有效数据载荷与总传输数据量（包括帧头、块头、填充）的比例。如果传输大量几字节的小消息，开销可能超过90%。务必进行数据打包，攒够一定量的数据再发送一帧。
    2. CPU成为瓶颈：在接收端，如果VPVP_Recv()解析和拷贝数据花费的时间超过了一帧的传输时间，就会导致帧缓冲区无法及时返还给驱动，造成丢帧。使用CCS的Profiler工具分析CPU负载。
      • 解决方法：优化解析代码，使用EDMA代替CPU进行大数据块拷贝。
    3. 内存带宽瓶颈：使用CCS的实时分析工具监控SDRAM控制器的带宽使用率。如果接近饱和，系统性能会急剧下降。
      • 解决方法：将数据路径尽可能放在内部RAM。如果有多路视频流，考虑交错它们的传输时间，避免峰值带宽需求过高。

问题4：地址转换错误，接收端数据拷贝到了错误的内存位置，导致程序跑飞。

  • 调试技巧：在接收端的translate_address函数中加入详细的日志，打印出接收到的发送端地址和转换后的本地地址。在CCS中设置数据写断点（Data Write Breakpoint）在转换后的目标地址区域，当发生写入时暂停，检查写入的数据和源数据是否一致。务必确保地址转换逻辑对于所有可能收到的地址都是安全且正确的，防止内存越界。

最后，调试这种高速硬件交互系统，一个逻辑分析仪是必不可少的。它能同时捕获多条数据线和控制线的时序，让你清晰地看到帧开始、数据有效、帧结束的整个波形，是定位硬件同步问题和软件配置错误的终极利器。从时钟和最简单的控制信号看起，逐步验证整个数据流的正确性，是解决VP-VP通信问题的黄金法则。

http://www.jsqmd.com/news/1249955/

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