LVDS SerDes PCB设计实战：从阻抗连续到信号完整性的高速链路构建

1. 项目概述：为什么LVDS SerDes的PCB设计是成败关键

在高速数字系统里摸爬滚打十几年，我见过太多因为PCB和互连设计不当，导致LVDS链路性能不达标甚至彻底失败的案例。LVDS（低压差分信号）SerDes（串行器/解串器）技术，比如TI的SN65LVDS93/94系列，确实是个好东西——它能用极低的电压摆幅（±300mV）和差分传输，把几十根并行的TTL总线压缩成几对高速串行差分线，从而大幅节省PCB空间、连接器成本和布线复杂度，同时天生具备优秀的抗共模噪声能力和低电磁干扰（EMI）特性。

但很多工程师容易掉进一个思维陷阱：认为选用了LVDS芯片，高速问题就自动解决了。这大错特错。LVDS SerDes的“高速”特性，恰恰是把设计难点从芯片内部转移到了你的电路板和线缆上。当数据速率轻松突破数百Mbps甚至上Gbps时，PCB上的每一毫米走线、每一个过孔、连接器的每一个引脚，都不再是简单的电气连接，而是传输线、电感、电容和天线的复杂组合。信号完整性（SI）和电磁兼容性（EMI）从“需要考虑”变成了“决定生死”的硬性约束。

这份指南，就是把我这些年调试LVDS链路踩过的坑、总结的经验，结合TI官方应用报告的精髓，系统地梳理出来。它不仅仅是一份操作清单，更会深入解释每一条规则背后的物理原理。你会明白，为什么差分对间距要严格控制，为什么端接电阻放远几毫米就会导致眼图闭合，为什么4层板是起步要求。我们的目标很明确：实现一个无误码、低辐射、稳定可靠的LVDS高速互连系统。无论你是设计视频采集卡、通信背板，还是工业相机接口，这里面的原则都是相通的。

2. LVDS SerDes系统核心架构与设计哲学

要设计好外围电路，首先得吃透芯片本身是怎么工作的。LVDS SerDes链路的核心是一个发送器（TX）和一个接收器（RX）。TX的活是把来自ASIC或FPGA的宽并行总线（比如21位或28位）和时钟，吞进去，通过内部的PLL倍频和并串转换，变成3对或4对高速的LVDS差分数据流吐出去。RX则干相反的活，把这几对高速串行数据流还原成原始的宽并行总线。

这里有个关键点：TX和RX的接口是“透明”的。这意味着，你给TX输入什么数据和时钟，RX那边就会原样输出什么，芯片内部不做过多的协议处理。这种简单性带来了灵活性，但也把所有的时序对齐责任完全交给了你的板级设计。芯片内部的PLL工作在很高的频率（通常是输入时钟频率的3.5倍或7倍），用于生成内部数据串行化的时钟，因此它对电源噪声极其敏感。同时，LVDS驱动器产生的边沿非常陡峭（典型值500ps），这意味着任何不连续的阻抗都会引发严重的反射。

整个系统的设计哲学可以概括为“阻抗连续性与时序一致性”。从TX芯片的焊盘开始，到PCB走线、连接器、电缆、另一端的连接器、PCB走线，最后到RX芯片的焊盘和内部的端接电阻，这整条路径的差分阻抗（通常是100Ω）必须尽可能保持一致（建议偏差在10%以内）。任何阻抗突变点都会产生信号反射，反射信号叠加在原信号上，会造成波形畸变、降低噪声容限，并向外辐射能量，导致EMI超标。同时，差分对内的两根线之间、不同差分对之间的信号传播延迟（时延差，即Skew）必须被严格控制在皮秒（ps）级别，否则接收端在采样时就会错位，导致数据恢复错误。

3. 器件布局与电源完整性：高速设计的基石

很多人一上来就纠结怎么走差分线，其实布局和电源才是地基。地基不稳，后面所有精细的布线都是空中楼阁。

3.1 TX与RX的PCB布局策略

核心原则：将高速LVDS信号路径缩到最短。

• TX布局：发射器应尽可能靠近输出连接器放置。TI文档里提到一个经验值：如果TX到连接器的距离小于2英寸（约5厘米），通常可以避免使用蛇形线进行长度补偿。为什么？因为走线越短，引入的传播延迟和线间偏差（Skew）就越小。Skew基本上与长度成正比。如果距离超过2英寸，就必须对差分对内的两根线进行严格的等长布线。
• RX布局：同理，接收器也应尽可能靠近输入连接器放置，以最小化来自电缆的信号在进入RX之前，在PCB走线上受到的劣化。
• 与控制器（ASIC/FPGA）的距离：这里有个常见的误解，以为SerDes芯片必须紧挨着FPGA。其实不然。TX与FPGA之间的接口是相对低速的并行TTL/CMOS总线，时序裕量较大。只要保证总线上的数据线和时钟线长度匹配，避免建立/保持时间违规即可。因此，在布局时，应优先保证TX/RX与连接器的距离，其次再考虑与FPGA的布线。如果RX输出需要驱动多个负载（扇出大于2），应在RX输出后添加外部缓冲器，而不是强行让RX直接驱动长距离、重负载的走线。

3.2 电源与地：噪声控制的第一道防线

LVDS SerDes芯片内部通常分为数字逻辑、LVDS驱动器和PLL三个部分，相应地会有独立的VCC和GND引脚。这是为了隔离彼此间的噪声干扰，尤其是对噪声极其敏感的PLL电路。

• PCB层数：强烈建议至少使用4层板。这能为你提供至少一个完整的地平面和一个完整的电源平面。完整的地平面为高速信号提供低阻抗的返回路径，是控制EMI和保证信号完整性的生命线。双面板或柔性电路板通常无法为这类高速芯片提供稳定的参考平面，不推荐使用。
• 电源噪声要求：芯片的VCC电源纹波和噪声最好能控制在20mVpp以内。如果测量发现噪声超标，应考虑为PLL的电源（PLLVCC）和地（PLLGND）使用独立的、隔离的电源平面，与其他数字电源分开。
• 去耦电容布局：这是最容易犯错的地方之一。去耦电容的作用是在芯片需要瞬间大电流时，就近提供电荷，同时将高频噪声短路到地。因此，它的摆放至关重要。
  • “就近”原则：电容必须紧贴芯片的电源引脚放置，引线越短越好。绝对不要把电容放在一根细长走线的末端。你可以想象，电容和引脚之间的这段走线相当于一个电感（寄生电感），这个电感会阻碍电流的快速变化，使去耦效果大打折扣。TI文档给出了一个惊人的对比：优良布局下的寄生电感约为1.5-2 nH，而将电容放在短短一段窄走线末端，电感可能高达15 nH！
  • 电容值组合：理想情况下，每个电源引脚（VCC, LVDS_VCC, PLL_VCC）都应使用一组并联的电容进行去耦，例如0.1µF // 0.01µF // 0.001µF。这提供了从低频到高频的宽频带低阻抗路径。大容值的钽电容或陶瓷电容（如4.7µF或10µF）也应放置在芯片附近，作为“蓄水池”应对低频电流需求。
  • 电容选型：优先选用封装较小的表贴电容，如0805或1206，它们的寄生电感更小。在空间紧张时，宁可牺牲其他部分的去耦，也绝不能省略PLL电源引脚的去耦电容，因为PLL的相位噪声直接关系到整个链路的抖动性能。

4. 关键接口的PCB布线实战与信号完整性

布局确定后，布线就是实现信号完整性的具体施工图。这里我们分三个关键接口逐一拆解。

4.1 ASIC/FPGA 到 TX 的并行接口布线

这个接口速度相对较低，但时序要求依然严格。

• 等长布线：所有从ASIC到TX的数据线，以及时钟线，必须进行组内等长布线。目的是确保所有比特位和时钟同时到达TX的输入引脚，避免因走线长度差异引起的偏移（Skew）导致TX输入端出现建立或保持时间违例。通常使用“T型”或“蛇形线”进行长度补偿。
• 时钟线处理：时钟线是边沿敏感的，质量要求最高。布线时应优先保证时钟线的路径简洁、直接，避免不必要的过孔和锐角弯折。如果这段走线较长（电气长度接近信号上升时间的一半），就需要考虑将其作为传输线来处理，可能在TX输入端添加端接电阻（如串联电阻）来抑制反射。
• 驱动强度设置：如果ASIC支持可调输出驱动电流，一个经验性的设置是：将时钟线的驱动强度设为高（例如12mA），以获得更陡峭、干净的边沿；将数据线的驱动强度设为低（例如6-8mA）。这样可以在保证时钟质量的同时，减少数据线开关带来的同步开关噪声（SSN）。
• 未用引脚处理：对于5V系列的TX，未使用的输入引脚应接地（GND）。对于3.3V系列，可以悬空或接地，因为其内部通常有下拉电阻。这样可以防止引脚浮空引入噪声，并降低芯片功耗。

4.2 RX 到 ASIC/FPGA 的并行接口布线

原则与TX输入侧类似。

• 等长布线：RX输出的并行数据总线和输出时钟（RXCLKOUT）必须进行严格的等长布线，确保ASIC能正确锁存数据。
• 扇出缓冲：如前所述，如果RX输出需要驱动多个负载或长走线，务必在RX输出后立即使用缓冲器（如74系列逻辑门）进行驱动，不要指望RX的输出驱动能力能应付复杂负载。

4.3 LVDS差分对布线：高速信号的核心战场

这是整个设计中最精细的部分，直接决定最终性能。

• 差分对定义与耦合：LVDS差分对应始终以“差分对”为单位进行布线。两根线（正端P和负端N）必须始终紧挨着，平行走线。它们之间的间距（S）需要被精确控制。
• 线间距（S）的控制逻辑：
  1. 阻抗控制：差分阻抗（Z_diff）并非简单的单端阻抗（Z_se）的两倍。当两根线靠近时，由于互感的影响，Z_diff < 2 * Z_se。我们需要通过调整线宽（W）和线间距（S），利用PCB层压板的介电常数、介质厚度等参数，通过阻抗计算工具（如SI9000）将差分阻抗设计为目标值（通常是100Ω）。
  2. 共模噪声抑制：将两根线紧密布线的首要目的是最大化磁耦合。这样，任何外部噪声（如来自邻近TTL线的串扰）都会几乎同等地耦合到这对线的两根线上，从而在接收端被当作共模噪声抑制掉。这就是LVDS抗干扰能力的物理基础。间距S应尽可能小，通常要求S < 走线到底层参考平面的高度（h），以确保主要的耦合发生在差分对内部，而不是对地平面。
• 对间间距与隔离：不同的LVDS差分对之间，间距应至少为2S（即两倍于对内间距）。这是为了减少不同差分对之间的串扰。更重要的原则是：必须将LVDS差分线与任何单端的、大电压摆幅的信号（如TTL、CMOS）严格隔离。要么将它们布在不同的信号层，如果在同层，间距至少要保持3S以上。你甚至可以在LVDS走线和其他噪声源之间布设“保护地线”（Guard Ground Trace），并确保地线与LVDS对的距离也大于2S，以提供额外的屏蔽。
• 走线层选择：微带线 vs. 带状线
  • 微带线（Microstrip）：布在PCB外层（顶层或底层）。优点是阻抗相对容易做高，且可以避免使用过孔，信号路径更简洁。缺点是暴露在外，更容易受外部干扰和辐射。
  • 带状线（Stripline）：布在PCB内层，上下都有参考平面。优点是有天然的屏蔽，EMI性能更好。缺点是阻抗相对较低，且需要打孔换层，会引入不连续性和寄生参数。
  • 选择建议：对于板内短距离连接，两种都可以，关键是与连接器、电缆的阻抗匹配。如果EMI要求极端苛刻，优先选用带状线。如果追求最简单、最干净的路径，且对屏蔽有信心，可以用微带线。
• 布线禁忌清单：
  • 避免90度拐角：使用两个135度或圆弧拐角来代替。90度拐角会增加走线宽度，导致阻抗不连续和信号反射。
  • 最小化过孔数量：每个过孔都是一个阻抗不连续点和潜在的寄生电感/电容。对于LVDS差分对，换层时务必使用地孔伴随（每个信号孔旁边紧挨一个地孔），为返回电流提供最短路径。
  • 避免跨分割：绝对禁止差分对跨越地平面或电源平面上的裂缝、分割槽。这会导致返回路径被强行改变，产生巨大的环路面积，严重破坏信号完整性和EMI性能。
  • 严格等长：差分对内的两根线必须做到长度完全匹配，误差通常要求在几个密尔（mil）以内。这是为了确保差分信号同时到达，否则相位差会转化为共模噪声，降低噪声容限并增加辐射。

5. 端接、连接器与电缆选型：系统互连的细节

5.1 端接电阻：画龙点睛还是画蛇添足？

端接是必须的，但放错了地方比不端接更糟。

• 为什么必须端接？LVDS驱动器的边沿速率极快（~500ps），当信号在传输线末端遇到阻抗不连续（如接收器的高输入阻抗）时，会发生全反射。端接电阻的作用就是在传输线末端提供一个与线阻抗匹配的负载（100Ω），吸收信号能量，消除反射。
• 端接方式：通常在RX的差分输入引脚之间，并联一个精度为1%-2%的100Ω表贴电阻。
• 布局的致命细节：这个电阻必须尽可能靠近RX的输入引脚。TI文档强调，如果电阻放在接收器前面，距离不能超过1/2英寸（约1.27厘米）。为什么？因为从电阻到芯片引脚之间的这段走线，如果太长，它本身就会成为一段失配的传输线，产生新的反射，从而使端接电阻完全失效。这段多余的走线被称为“桩线”（Stub），必须被缩短到极致。
• Fly-by端接：在空间极其受限时，可以采用“Fly-by”或“戴维南”端接，将电阻放在差分对走线的末端（过了接收器引脚）。但这会引入更长的桩线，需要更加谨慎地评估其对信号完整性的影响。

5.2 连接器选型与引脚分配

连接器是PCB与外部电缆的桥梁，也是阻抗不连续和Skew的主要来源之一。

• 选型原则：对于机箱内板对板连接，可以选择小型、电气长度短的连接器，其影响相对较小。对于机箱对机箱的连接，必须选用高性能、阻抗受控、引脚延时匹配的连接器。例如文档中提到的3M MDR系统，它能提供零偏移的SMT连接器和受控阻抗的电缆组件。
• 引脚分配技巧：在有多排引脚连接器上，组成一个差分对的两根信号线，应分配在同一排相邻的两个引脚上，以最小化对内Skew。另一种方案是使用单排、低偏移的表面贴装连接器。此外，必须在差分对附近分配至少一个信号地（Signal Ground）引脚。这个地为电缆上感应的共模噪声提供低阻抗的返回路径，对于抑制系统级EMI至关重要。

5.3 电缆与互连介质选择

电缆是系统的延伸，其特性必须与PCB设计协同考虑。

• 阻抗匹配：电缆的��分特性阻抗也应接近100Ω。整个通道的阻抗连续性要求是：TX PCB走线 → 连接器 → 电缆 → 对端连接器 → RX PCB走线 → 端接电阻，这一整条链路的阻抗变化应控制在10%以内。
• Skew控制：电缆内不同导线之间的传播延时差必须极���。高性能电缆（如3M MDR）的Skew指标可以低至30 ps/米。对于LVDS链路，任何两个导体（无论是差分对内的两根线，还是时钟对与数据对之间）之间的Skew必须被限制在100ps到400ps以内（取决于时钟频率，66MHz对应更严苛的100ps）。
• 电缆类型与长度指南：
  • 极短距离（<0.3米）：可使用扁平排线或柔性电路板。
  • 中等距离（<7米）：标准双绞线是经济实惠的选择。
  • 较长距离（>5米）或高性能要求：应选用双轴电缆（Twin-axial Cable），因其对与对之间的Skew天生较低。
  • 超长距离（>10米）：有可能实现，但必须仔细评估信号裕量、Skew和阻抗控制，可能需要使用有源电缆或中继器。
• 接地与屏蔽：尽管LVDS是真正的奇模差分驱动，大部分电流在差分对内部回流，但系统间仍需一个信号地（Signal Ground）连接，以建立共模噪声的返回路径。通常分配一对导线（两根）作为系统地线就足够了（其直流电阻是单根线的一半）。如果使用屏蔽电缆，屏蔽层应在两端连接到安静的“机壳地”（Frame Ground），而不是敏感的“信号地”，以避免地环路噪声。

6. 高级配置、问题排查与实测心得

6.1 位映射与未用通道处理

LVDS SerDes芯片支持灵活的位映射和通道配置，合理利用可以优化设计。

• 位映射：21位和28位芯片组的映射关系在各自的数据手册中定义。两者映射方式不同，不能混用。但3.3V和5V器件可以混用，因为它们都遵循LVDS电气标准。
• 节省资源：如果你的应用不需要全部21或28位数据，可以禁用部分通道。例如，如果只需要14位数据，你可以只使用2对LVDS数据线（对于21位芯片组），从而减少所需的连接器和电缆芯数。
• 未用引脚处理：
  • TX未用输入：3.3V系列可悬空（内部有下拉），5V系列需接地。
  • TX未用LVDS输出：悬空即可，以减少功耗。
  • RX未用输入：可悬空。LVDS接收器通常具有“故障安全”功能，悬空时内部偏置会使输出保持确定状态。
  • RX未用输出：悬空。
• 提升信号质量的技巧：在长电缆应用中，为了保持足够的信号跳变密度（有助于接收端时钟数据恢复），可以故意禁用数据流中的某两位（一位接高电平，一位接低电平），人为插入固定的跳变，这可以“打开”眼图，减少因长串相同符号导致的码间干扰（ISI）。

6.2 MHz与Mbps概念辨析

这是一个常见的混淆点，必须厘清，因为它关系到你对系统速度的理解。

• MHz（兆赫兹）：指的是施加在TX时钟输入引脚上的时钟频率。例如，一个66MHz的时钟。
• Mbps（兆比特每秒）：指的是数据速率，即每秒钟传输的比特数。
• LVDS SerDes的速率计算：
  1. TX单根输入线的速率：等于时钟频率。66MHz时钟，单线速率就是66 Mbps。
  2. 单个LVDS通道的速率：由于并串转换，通常是输入速率的7倍（对于7:1的串行器）。所以是66 MHz * 7 = 462 Mbps。
  3. 整个链路的聚合速率：对于28位芯片（使用4个LVDS通道），总速率是单个通道速率的4倍，即462 Mbps * 4 = 1.848 Gbps。

理解这三者的区别，有助于你在测试时选择合适的测量点，并正确解读示波器或误码仪上的数据。

6.3 常见问题排查与实战避坑指南

根据我的调试经验，LVDS链路的问题大多集中在以下几个方面：

问题1：链路不稳定，间歇性误码。

• 排查思路：
  1. 检查电源完整性：用示波器（带宽足够，并打开带宽限制）直接测量TX和RX芯片各电源引脚（特别是PLL_VCC）上的纹波和噪声。确保其峰峰值在100mV以内，理想情况小于20mV。这是最常见的问题根源。
  2. 检查端接：确认端接电阻值是否为精确的100Ω（用万用表测量），并且其位置是否紧贴RX输入引脚。测量电阻两端的信号，观察反射是否严重。
  3. 检查Skew：使用高速示波器同时测量差分对的正负信号，观察其边沿是否对齐。测量不同数据对之间的相对延时。Skew超标会直接导致眼图闭合。
  4. 检查共模电压：LVDS接收器对共模电压有范围要求（通常0-2.4V）。测量差分信号的共模电平是否在芯片规格书规定的范围内。过大的共模噪声会超出接收器的共模抑制能力。

问题2：EMI测试在某个频点超标。

• 排查思路：
  1. 检查阻抗连续性：使用时域反射计（TDR）测量从TX到RX的整个通道的阻抗曲线。寻找阻抗突变点（如连接器、过孔、走线宽度变化处）。
  2. 检查地平面完整性：确认LVDS差分线下方的地平面是否完整，没有跨分割。返回电流路径是否顺畅。
  3. 检查屏蔽与接地：确认电缆屏蔽层是否在两端良好接地（机壳地）。系统间的信号地连接是否可靠。
  4. 检查时钟信号质量：劣质的时钟会产生丰富的谐波辐射。确保输入到TX的时钟干净、抖动小。

问题3：眼图张开度小，噪声容限低。

• 排查思路：
  1. 检查差分对内Skew：这是导致眼图水平方向闭合的主要原因。重新审查PCB布线，确保对内严格等长。
  2. 检查串扰：检查邻近是否有高速单端信号线与LVDS差分线平行走线过长。增加间距或添加保护地线。
  3. 检查端接电阻布局：过长的桩线（Stub）会引起振铃，破坏眼图。尽可能缩短电阻到芯片引脚的走线。
  4. 尝试调整预加重/去加重：如果SerDes芯片支持，可以尝试启用或调整预加重设置，以补偿电缆的高频损耗，从而在接收端获得更清晰的眼图。

实操心得：

• 仿真先行：在投板前，一定要使用SI仿真工具（如HyperLynx, ADS）对关键网络（尤其是时钟和LVDS差分对）进行仿真。检查阻抗、Skew、串扰和眼图裕量。这能提前发现大部分设计缺陷。
• 预留测试点：在PCB设计时，就在TX输出端和RX输入端预留高质量的SMA测试点或微带线探测点，方便后续用示波器或探头直接测量。测试点本身要设计好，避免引入额外的Stub。
• 分批焊接调试：对于复杂板卡，可以先只焊接SerDes芯片、电源、去耦电容和端接电阻，用信号发生器或FPGA产生简单测试码型（如PRBS），先验证最基础的链路是否通，再焊接其他外围电路。这有助于隔离问题。
• 理解“3S”和“2S”规则：这不是教条，而是物理规律。在空间允许的情况下，尽可能拉大LVDS与其他噪声源的距离。多花半小时优化布线，可能省去后面几周的调试时间。

LVDS SerDes的设计是一个系统工程，它要求工程师同时具备对高速电路理论、PCB制造工艺和实际调试经验的深刻理解。记住，没有“差不多”的高速设计，任何一个细节的疏忽，都可能在数百兆的速率下被无限放大。这份指南里的每一条建议，背后都是无数次信号调试和EMI测试的经验总结。希望它能帮助你在下一次的高速设计挑战中，一次成功。