硬件知识-保护板子

PCB基础知识（一）


揭秘PCB多层板：从结构到应用的深入解析

短接错了,将板子烧录坏了

用万用表判断芯片是否烧录坏了,在不接电的情况下
用万用表一头接电源,一头接地,响声表示连通,表示烧坏了

利用断电测量 VCC（电源引脚）与 GND（地引脚）之间的导通性或电阻来判断芯片是否短路，是硬件调试中非常常用且有效的方法，但需要特别注意测量技巧和解读逻辑，否则容易产生误判

1. 操作方法（万用表使用）
   档位选择：推荐使用二极管档（蜂鸣档）或电阻档（最低量程，如 200Ω）。
   注意：不要使用通断档的蜂鸣声作为唯一判据，因为正常的二极管压降也会触发蜂鸣。
   表笔连接：
   红表笔（+）接 GND（根据文档，可能是 VSSL1数字地或 VSSH/VSS模拟地）。
   黑表笔（-）接 VCC（根据文档，可能是 VDDL1(1.1V), VDDM1/M2(1.8V), 或 3.3V Power）。
2. 结果解读（针对您提供的传感器文档）

根据您提供的 IMX728/ISX031 资料，这些芯片内部通常包含静电防护二极管（ESD Diodes），连接在电源和地之间。因此，测量时读数为“导通”或低阻值并不一定代表芯片烧毁短路。
正常情况（有二极管压降）：
在二极管档下，读数通常在 0.4V ~ 0.6V​ 左右（硅管压降）。
例如：测 VDDL1(1.1V数字电源) 到 VSSL1(数字地)，如果显示 0.5V，这是正常的PN结特性。
异常情况（真正短路）：
读数接近 0V 或 0Ω：如果红笔接GND，黑笔接VCC，读数显示为 0L以外的极低数值（如 0.001V 或 几欧姆），且调换表笔后读数依然极低（通常烧毁短路后是双向低阻），则极大概率是芯片内部击穿。
对比法：最稳妥的方式是找一个同型号的好板（或 datasheet 的 BOM 清单）进行对比测量。如果好板测出来是 0.5V，坏板测出来是 0.01V，那基本可以确定芯片坏了。

总结判断流程 断电：确保设备完全断电，电容余电放光。 定位：根据 Pin Description（如文档[3][4][5][6]），找到具体的电源脚（如 VDDL1Pin96/108/120）和地脚（VSSL1Pin95/107/119）。 测量：用二极管档测正负反向阻值。 判断： 若读数<0.1V​ 或<10Ω​ →疑似短路。 若读数0.3V~0.8V​ →正常（PN结）。 隔离：拆除芯片再次测量焊盘，确认是芯片坏还是外围电路坏

用操作IO的办法检查IO口是否烧坏了

注意飞线，将飞线帖上标签，防止触碰造成短路，烧坏板子

虚焊：

可能通过操作SOC或芯片上两端信号对比来分析是否虚焊

判断硬件飞错线或连错线

量器件那边的信号（不是发出者），如应该接收到i2c clk但是没有，就可能接错了
看原理图，对datasheet，看是不是对应引脚，是不是对应输入

操作一款芯片的复位引脚拉高，如果在芯片的vddio还没拉高前操作，复位是不是拉不高的，等芯片vddio变高时，复位引脚也变成高了

你的推测是非常准确的，这涉及到数字芯片内部结构与电路的基本特性的问题。

简单来说：在 VDDIO（I/O 供电电压）拉高之前，复位引脚通常是“拉不起来”的。但当 VDDIO 上电变高时，复位引脚是否会自动变成高电平，取决于你的外部电路设计。

1. 为什么 VDDIO 变高前复位引脚拉不起来？

• ESD 保护二极管（钳位作用）：
  大多数芯片的 I/O 引脚内部都有防静电（ESD）保护电路，通常包括一颗连接到 VDDIO 的上钳位二极管。

• 当 VDDIO = 0V 时，如果你尝试在外部通过 Pull-up 或 GPIO 强行给复位引脚加一个高电平电压（比如 3.3V），这个电压就会导通内部的 ESD 二极管。

• 这时，复位引脚的电压会被钳制在二极管的导通压降附近（通常只有0.3V ~ 0.7V），在逻辑上这依然是低电平。

• 反向倒灌风险（警告）：
  在这种状态下，你外部给复位引脚施加的电流会通过二极管倒灌（Leakage/Back-powering）到芯片的 VDDIO 网路中。这可能会导致 VDDIO 被异常“带高”，甚至引发芯片上电状态异常或内部闩锁（Latch-up）。

2. VDDIO 变高后，复位引脚会自己变高吗？

这取决于复位引脚外部（或内部）的驱动源是什么：

情况 A：外部采用 Pull-up 上拉电阻（比如接在 VDDIO 上）

• 表现：会跟着变高。
• 原理：当 VDDIO 从 0V 上升到目标电压（如 3.3V）时，因为复位引脚通过上拉电阻直接连在 VDDIO 上，所以复位引脚的电压会同步或紧随 VDDIO 一起上升到高电平。

情况 B：由外部主控芯片（如 MCU / FPGA 的 GPIO）主动驱动

• 如果主控芯片已经输出了高电平：VDDIO 一旦到位，引脚解除钳位，电压就会恢复为高电平。
• 如果主控芯片也是高阻态（Hi-Z）或低电平：即使 VDDIO 变高，复位引脚也不会自动变高，除非有上拉电阻拉高它。

3. 上电复位（POR）的正确顺序建议

在实际硬件设计中，为保证芯片能可靠复位并正常工作，建议遵循以下原则：

1. 先上电，后解复位：保证电源（包括 VDD 和 VDDIO）先稳定建立，然后再将复位引脚拉高（释放复位）。
2. 保持足够复位时间：在 VDDIO 达到额定电压后，复位引脚保持低电平的时间需要满足芯片 Datasheet 要求的最小复位脉冲宽度（t RST t_{\text{RST}}tRST​），之后再拉高。
3. 避免倒灌：尽量不要在电源稳定之前给任何 I/O 或复位引脚施加高于电源轨的电压。

总结：电源没来之前，引脚因为芯片内部结构限制无法建立真正的高电平；只要外部存在连向 VDDIO 的上拉通路，电源到位后引脚自然就会变成高电平。

结合你提供的示波器波形，这个现象是不正常的，且存在隐患。

从波形上可以清晰地看到：

1. 黄线（复位引脚）先拉高，大概到了 1.0V~1.2V 左右。
2. 青线（VDDIO）在复位引脚拉高时，也被抬升了一个小平台（大约 0.5V~0.7V），直到后面主电源正式上电才跳变到正常的 2.08V。

这完全证实了我们之前聊到的物理机制：发生了非常典型的“电源倒灌（Back-powering）”。

为什么会发生这个现象？

1. ESD 二极管导通：当 VDDIO 还处于 0V 时，外部给复位引脚加了高电平。复位引脚通过芯片内部的 ESD 保护二极管，向 VDDIO 网络注入了电流。
2. 电源被“带高”：内部二极管有大约 0.5V~0.7V 的导通压降，所以：

VDDIO 电压 ≈ 复位引脚电压 − V ESD diode \text{VDDIO 电压} \approx \text{复位引脚电压} - V_{\text{ESD diode}}VDDIO电压≈复位引脚电压−VESD diode​

这解释了为什么青线（VDDIO）会被拉出一个 0.6V 左右的小台阶。

这种现象有什么危害？

1. 芯片无法可靠复位（最致命）：

• 在青线（VDDIO）还没正式上电前，黄色（复位引脚）实际上只有 1V 多。
• 当青线在后半段正式上电到 2.08V 时，黄线（复位引脚）的电压并没有经历“低→ \rightarrow→高”的有效跳变过程（它早就已经在高电平位置了）。
• 结果：芯片在真正上电的瞬间没有捕捉到合规的复位边沿，极易导致芯片上电后死机、寄存器初始化异常或逻辑紊乱。

2. 芯片长期可靠性受损：

• 持续通过 ESD 二极管倒灌电流，可能超出芯片 ESD 结构的漏电流最大容忍极限，甚至引发芯片内部发生Latch-up（闩锁效应）烧毁芯片。

建议修正方案

波形反映出的核心问题是：上电时序颠倒（RESET 先于 VDDIO 到达）。

• 修改上电时序：必须保证VDDIO 先上电稳定（到达 2.08V），复位引脚再拉高。
• 软件/硬件控制：
• 如果复位引脚是由主控（如 MCU/FPGA）控制，请修改主控代码，在电源稳定后再释放复位。
• 如果是硬件 RC 复位电路，请增大学级电容或增加专门的电源监控/复位芯片（Reset IC / Supervisor），确保电源稳定前复位引脚始终被锁定在 0V。

电源倒灌 是说复位引脚上的电源 到了芯片上去了

是的，你的理解非常准确！

更精确地讲，是外部加在复位引脚上的电压，通过芯片内部的通路，“漏”到（或者说“推”到）了芯片内部的电源线（VDDIO）上去了。

为了让你更容易理解，我们可以把这个过程拆解一下：

1. 电源是怎么“倒灌”进去的？

芯片内部的引脚并不是孤立的，为了防止静电打坏芯片，每一个 I/O 引脚（包括复位引脚）内部都有一对防静电保护二极管（ESD Diode）。

• 正常的电流方向：电源（VDDIO）→ \rightarrow→芯片内部。
• 倒灌时的电流方向：
  外部控制信号（比如主控芯片输出的高电平）→ \rightarrow→复位引脚→ \rightarrow→芯片内部的上ESD二极管→ \rightarrow→芯片内部的 VDDIO 电源线。

因为此时你的主电源还没有给 VDDIO 供电（VDDIO 应该是 0V），外部复位引脚上的电压就像“水往低处流”一样，反向冲开了二极管，把原本没电的 VDDIO 强行“灌”出了一个电压（也就是你示波器上看到的青色台阶）。

2. 这种“倒灌”会带来什么后果？

• 芯片被“假供电”：VDDIO 虽然没接主电源，但靠着复位引脚漏进来的这股电流，内部电源线上有了 0.5V~0.7V 的电压。这会让芯片处于一种“没完全通电，但又没完全断电”的半死不活状态。
• 逻辑混乱：等到主电源真正上电时，芯片可能因为没有经历一次干净的“从 0V 开始上电”过程而无法正常初始化，出现卡死或功能异常。
• 损伤硬件：如果外部驱动复位引脚的能力很强，长时间倒灌大电流，可能会烧坏芯片内部微小的 ESD 二极管。

一句话总结：
倒灌就是“电源没给芯片供电，引脚却反过来把电压塞给了电源轨”。正常的设计应该等电源先稳定，再给引脚施加高电平。

电源倒灌 一定是复位引脚的电到了vddio嘛

不一定，但不论倒灌到哪里，本质都是“电流顺着内部通路去了电压更低的地方”。

在实际电路中，“倒灌”可以发生在很多不同的路径上，主要取决于电压大小、电路连接方式以及芯片内部结构。常见的倒灌路径有以下几种：

1. 最常见：倒灌到 VDDIO / VDD（电源轨）

这就是你刚才波形里看到的情况。

• 路径：外部高电平→ \rightarrow→引脚→ \rightarrow→内部上拉 ESD 二极管→ \rightarrow→VDDIO/VDD 电源网络。
• 条件：只要外部引脚电压比芯片当前的电源电压高出大约0.3 V ∼ 0.7 V 0.3\text{V} \sim 0.7\text{V}0.3V∼0.7V（二极管导通压降），电流就会倒灌进电源。

2. 倒灌到其他普通 GPIO 引脚

• 场景：如果芯片没上电（VDDIO = 0V），但外部电路同时给 RESET 引脚和 GPIO_A 引脚输出了高电平。
• 路径：RESET 引脚的高电平先倒灌到 VDDIO 电源轨，使得 VDDIO 被抬高到 0.6V 左右；如果此时 GPIO_A 的外部电压是 3.3V，GPIO_A 又会继续向这个 0.6V 的 VDDIO 倒灌。
• 结果：多个引脚之间通过公共的 VDDIO 电源轨形成了交叉倒灌。

3. 倒灌到芯片内部的 Core 电源（VDD_CORE）

• 场景：很多现代复杂芯片（如 CPU、FPGA、主控芯片）有多个电源域，比如 I/O 电源（VDDIO，如 3.3V）和内核电源（VDD_CORE，如 1.1V）。
• 路径：如果外部引脚将 VDDIO 抬高了，内部的电源转换电路（或寄生二极管）可能会进一步把电流带入VDD_CORE内核电源网络。
• 危险度：这种倒灌非常危险，因为内核电路耐压低、非常脆弱，轻则导致逻辑紊乱，重则直接烧毁核心。

4. 倒灌到主控芯片（反向倒灌）

• 场景：如果被控制的芯片上电了（VDDIO = 3.3V），而驱动复位引脚的主控芯片（MCU）自身还没上电（MCU VDD = 0V）。
• 路径：被控芯片的 VDDIO→ \rightarrow→上拉电阻→ \rightarrow→复位信号线→ \rightarrow→MCU 的 GPIO 引脚→ \rightarrow→MCU 内部 ESD 二极管→ \rightarrow→MCU 的电源。
• 结果：这次倒灌的方向反过来了，是从从机“倒灌”给了主机。

总结

判断是不是发生了倒灌，记住这个公式即可：

引脚外部输入的电压 > 该引脚所属的芯片电源电压 + 内部导通压降 ( ≈ 0.3 V ∼ 0.7 V ) \text{引脚外部输入的电压} > \text{该引脚所属的芯片电源电压} + \text{内部导通压降}(\approx 0.3\text{V} \sim 0.7\text{V})引脚外部输入的电压>该引脚所属的芯片电源电压+内部导通压降(≈0.3V∼0.7V)

只要满足这个条件，电流就会顺着引脚流进芯片内部（通常优先流向最近的电源轨 VDDIO），导致本不该有电的地方被异常带电。

当引脚外部输入的电压减去芯片此时的电源电压（VDD）大于内部导通压降（约0.3V~0.7V）时，就会发生电源倒灌（Current Backfeed / Reverse Current）现象。

这种现象在硬件工程中非常典型，其背后的物理机制和工程影响如下：

1. 物理机制：寄生二极管的导通
   在CMOS集成电路工艺中，芯片的每一个I/O引脚对电源（VDD）和地（GND）都不可避免地存在一个“隐藏”的寄生二极管（或体二极管）。当外部输入电压高于 VDD + 0.3V~0.7V 时，连接在引脚和VDD之间的这个寄生二极管就会正向导通。
   此时，电流会顺着这个导通路径，从外部引脚强行流向芯片的VDD网络，这就形成了我们所说的“电流倒灌”。

2. 典型触发场景
   这种情况最常发生在多电源域系统或上下电时序不一致的场景中。例如：

• 当芯片的VDD尚未上电（电压为0V）或电压未稳定时，外部连接的外设模块已经上电并输出了高电平信号。
• 外部5V信号直接输入到仅由3.3V供电（或掉电）的芯片引脚上。
  这些压差会直接击穿内部二极管的导通阈值，导致电流倒灌入芯片内部。

3. 对系统的危害
   电流倒灌不仅仅是“漏电”那么简单，它可能引发一系列严重的连锁反应：

• 硬件烧毁：倒灌电流如果过大，会使I/O口上的钳位二极管迅速过载并损坏，甚至直接烧毁CPU或电源管理芯片。
• 触发闩锁效应（Latch-up）：大电流倒灌可能激活芯片内部的寄生可控硅结构，导致芯片内部短路、局部过热，造成不可逆的损坏。
• 系统逻辑紊乱：倒灌电流会在原本未上电的VDD网络上建立起一个异常的电压（即“假上电”）。这可能导致单片机复位不成功、可编程器件程序紊乱，或者使系统出现休眠/唤醒异常等难以排查的“慢性病”。

4. 硬件设计中的防御策略
   为了防止这种由电压差引起的倒灌，硬件工程师通常会采取以下多层级防御措施：

• IO口串联限流电阻：在信号线上串联一个几百欧姆的电阻（如330Ω），可以有效限制倒灌电流的大小，防止内部二极管过流损坏。
• 外部肖特基二极管阻断：在信号线上串联或并联一个外部肖特基二极管，利用其单向导电性直接阻断反向灌流路径，这适用于速率不高的电路。
• 严格的电源时序控制：利用芯片的 PWR_OK 等使能引脚，确保主控芯片完全上电初始化后，再开启外设或二级电源的供电。
• 使用专用电平转换芯片：如果两边电压不一致，使用专用的电平转换芯片（如NMOS转换电路或专用IC）进行隔离，这是最可靠的防倒灌方案。

并非所有芯片的I/O引脚都存在连接到VDD的寄生二极管。例如，部分GD32 MCU的引脚分为“5V容忍（5VT）IO”和“非5VT IO”。
非5VT IO：内部有连接到VDD的ESD保护二极管，满足条件时一定会导通并产生倒灌电流1。
5VT IO：内部没有连接到电源（VDD）的保护二极管1。因此，即使外部输入5V而VDD为0V，也不会发生向VDD的漏电倒灌。

对于非5V容忍的I/O，在系统上电阶段，RESET引脚必须被外部电路牢牢拉低，直到所有相关电源（尤其是I/O电源和核心电源）达到稳定状态后，才能释放RESET。这是避免芯片上电瞬间被“暗杀”的最有效手段

5VT 是一个由芯片物理设计和 VDDIO 电压域决定的硬件固有属性，无法通过软件配置改变。因此，“看 VDDIO 是否支持 5V”是判断 5VT 的根本方法

如果一个 GPIO 所属的 VDDIO 电源域的额定电压（Typical）和绝对最大值（Absolute Maximum Rating）都不支持 5V，那么该 GPIO 在工作状态下（VDDIO 上电）就不是 5VT（5V Tolerant）IO

如果 GPIO 所属的 VDDIO 电源域在正常工作电压下（例如 VDDIO=1.8V 或 3.3V），其数据手册规定的引脚输入电压绝对最大值 < 5V（例如仅为 3.6V），则说明该 GPIO 在工作状态下是非 5VT 的，严禁直接输入 5V 信号

5VT 能力与 VDDIO 直接相关，且是硬件固定的

当 外部输入电压- VDD > 0.3V~0.7V时：
物理层面：寄生二极管的导通条件一定满足。
工程层面：是否造成危害，取决于引脚内部结构（是否带5V容忍）、外部驱动能力以及是否有外部限流保护。
因此，在硬件设计中，绝不能抱有侥幸心理去赌外部驱动能力弱，而必须查阅芯片的数据手册（Datasheet），确认该引脚的绝对最大额定值（Absolute Maximum Ratings），并在必要时加上外部限流电阻或隔离电路