TMS320C5504 DSP硬件设计：电源、时钟与接口设计要点解析

1. 项目概述与核心价值

在嵌入式硬件设计的江湖里，DSP（数字信号处理器）一直扮演着“大脑”的角色，而要让这颗大脑高效、稳定地运转，电源和时钟系统就是它的“心脏”和“脉搏”。我接触过不少项目，从早期的音频处理到后来的工业传感器网络，但凡涉及到TMS320C55x系列DSP，尤其是像TMS320C5504这样的经典款，硬件工程师们聚在一起聊得最多的，往往不是算法有多精妙，而是“板子上的电源纹波压下来没有？”、“时钟跑起来稳不稳？”这类看似基础，实则决定项目生死的问题。

这次，我们就以TI的TMS320C5504 DSP为蓝本，深入拆解其电源、时钟与关键接口的设计要点。这不仅仅是一份数据手册的翻译，而是结合了多年踩坑经验，把那些官方文档里一笔带过、但在实际调试中能让你头疼好几天的细节给挖出来。比如，为什么CVDDRTC必须由外部独立供电，用内部LDO会怎样？上电时序如果搞反了，芯片是直接罢工还是默默积累损伤？给PLL供电的VDDA_PLL平面，到底应该和谁共用，又该怎么隔离？这些问题的答案，直接关系到你的板子是一次点亮，还是反复改版。

这篇文章适合所有正在或即将使用C5504进行硬件开发的工程师，无论你是刚入行的新手，还是想温故知新的老手。我们会从最根本的电源架构和时钟树开始，一步步深入到PCB布局、去耦电容选型、复位电路设计，最后探讨如何利用其低功耗特性。目标很明确：让你看完之后，不仅能画出正确的原理图，更能理解每一个电阻、电容、走线背后的设计逻辑，做出既稳定又可靠的产品。

2. 电源架构深度解析与设计实践

电源是数字系统的基石，对于C5504这类多电压域、高性能的DSP来说，电源设计更是重中之重。它不是一个简单的“接上5V或3.3V”就能搞定的事情，而是一个需要精心规划的系统工程。

2.1 多电压域划分与功能解析

C5504的电源引脚繁多，初看令人眼花缭乱，但按功能域划分后就清晰了。理解每个域的作用，是正确供电的前提。

核心电压域 (Core Voltage Domains):这是DSP数字逻辑运算的核心，直接决定了CPU的最高运行频率和功耗。

• CVDD (1.05V, 1.3V, 1.4V):这是最主要的数字核心电源。电压值的选择与系统时钟（SYSCLK）频率直接挂钩。通常，1.05V用于超低功耗场景，1.3V是平衡性能与功耗的常用选择，而要想冲击最高频率（如>120MHz），则必须使用1.4V。这里有个关键点：数据手册中PLLOUT和SYSCLK的频率范围表格是与CVDD电压严格对应的，选错了电压，高频根本无法稳定运行。
• CVDDRTC (0.998-1.43V):实时时钟（RTC）核心电源。这是整个芯片的“生命线”，必须由外部电源独立供电，严禁使用芯片内部的任何LDO来驱动。即使整个系统深度睡眠，主CVDD域掉电，只要CVDDRTC有电，RTC就能保持计时和唤醒功能。它的电压范围较宽，通常直接与CVDD来自同一电源轨，但通过一个磁珠或小电阻隔离，并加强本地去耦。
• USB_VDD1P3 / USB_VDDA1P3 (1.3V):USB模块的数字核心和模拟前端电源。如果设计中不使用USB功能，这两个电源域可以（也应该）被关闭以节省功耗。

I/O电压域 (I/O Voltage Domains):这些电源决定了DSP与外部世界通信的电平标准。

• DVDDIO (1.8V, 2.5V, 2.75V, 3.3V):通用I/O引脚电源。这是最灵活的一个域，你可以根据外设的电平要求来选择电压。例如，连接3.3V的NOR Flash或1.8V的SDRAM。特别注意：CLKIN引脚的输入电平就是由DVDDIO决定的。
• DVDDEMIF (1.8V, 2.5V, 2.75V, 3.3V):外部存储器接口（EMIF）专用电源。为了获得最佳的信号完整性，EMIF的供电最好与DVDDIO隔离，使用独立的电源轨和更严格的去耦网络。
• DVDDRTC:RTC模块的I/O电源，通常与CVDDRTC相连或来自同一电源。
• USB_VDDOSC / USB_VDDA3P3 (3.3V):USB PHY的振荡器电源和模拟电源。同样，不用USB时可关闭。

模拟电源域 (Analog Supply Domains):为内部的模拟模块（如PLL、LDO、模拟前端）提供“洁净”的电源，对噪声极其敏感。

• VDDA_PLL (1.3V或1.4V):锁相环（PLL）的模拟电源。这是时钟系统稳定的生命线。它的电压必须与CVDD匹配（CVDD=1.3V时，VDDA_PLL=1.3V；CVDD=1.4V时，VDDA_PLL=1.4V）。必须使用高质量的LDO供电，并与数字电源通过磁珠或π型滤波器进行隔离。
• VDDA_ANA:其他模拟电路的电源。
• LDOI:内部LDO的输入引脚。如果使用内部LDO为某些模块供电，需要在此引脚连接输入电容。
• USB_VDDPLL:USB模块的PLL电源。

实操心得：电源网络规划在画原理图时，我习惯用不同的网络标号颜色来区分这些电压域。在PCB布局阶段，要为CVDD、DVDDIO、DVDDEMIF、VDDA_PLL分别规划独立的电源平面或大面积覆铜区域。尤其是VDDA_PLL，即使空间紧张，也要尽力保证有一个完整、安静的“小岛”，绝对不能让数字电源的噪声串进去，否则时钟抖动（Jitter）会急剧增大，导致系统不稳定。

2.2 上电/掉电时序：不可逾越的红线

电源时序是C5504硬件设计中最容易出错，也最致命的一环。时序错误不会立刻让芯片冒烟，但会引发闩锁（Latch-up）、I/O端口冲突、甚至内部逻辑状态混乱等隐性故障，这些故障可能在量产后的特定条件下才爆发。

官方时序要求的核心解读：

1. 复位信号（RESET）的保持：数据手册明确要求，外部复位信号必须在所有电源电压都达到其稳定工作范围之后，才能释放（变为高电平）。在实际设计中，我们通常使用一个电源监控芯片（如TI的TPS3801系列）来监控主电源（如CVDD），在其稳定后经过一个固定的延时（例如200ms）再释放RESET。这个延时必须覆盖从电源开启到所有电源轨（包括通过LDO产生的次级电源）都稳定的最长时间。
2. 核心域与I/O域的相对时序：C5504的设计允许核心域（CVDD等）和I/O域（DVDDIO等）以任意顺序上电，或者一个域长期有电而另一个域没电。但这有四个严格的前提条件，其中最关键的是第三条：在核心域有电而I/O域没电的情况下，总线冲突（Bus contention）的总时间在整个芯片寿命期内不能超过100小时。这意味着，如果你设计的是一个需要频繁热插拔I/O设备的系统，就必须保证在插拔瞬间，I/O域和核心域都处于有电状态，或者设计专门的电源时序控制电路。
3. USB子系统的特殊时序：如果使用USB功能，必须严格遵守：先上USB_VDDA1P3和USB_VDD1P3，再上USB_VDDA3P3，最后是USB_VBUS。这个时序通常由为USB PHY供电的LDO的使能（Enable）信号顺序来控制。

我的常用设计方案：我会采用一颗多路输出的PMIC（电源管理集成电路），例如TI的TPS650系列，它内置了时序控制功能。通过配置其内部Power Good信号的逻辑与延时，可以精确地控制CVDD、DVDDIO、VDDA_PLL等电源轨的上电顺序。对于简单的系统，也可以用几个单路LDO配合RC延时电路来实现基本的时序控制，但稳定性和一致性不如PMIC。

2.3 电源去耦与PCB布局：魔鬼在细节中

去耦电容的布局和选型，是区分“能工作”和“能稳定工作”的关键。数据手册给出了指导，但我们需要理解其背后的原理。

分层去耦策略：

1. 紧贴引脚的去耦（Bulk Decoupling）：在每个电源引脚附近（1.25厘米以内，越近越好），放置一个1μF的陶瓷电容（通常为X5R或X7R材质，0402或0201封装）。它的作用是提供芯片瞬间电流需求（di/dt）的第一道“蓄水池”。选择小封装是为了减小寄生电感（ESL），这是高频去耦能力的关键。
2. 高频噪声滤波：在1μF电容的旁边，并联一个0.01μF (10nF)的陶瓷电容。这个电容的谐振频率更高，主要用于滤除几十到几百MHz的高频开关噪声。同样要使用小封装（如0201）。
3. 电源平面入口的储能电容（Bulk Capacitor）：在电源平面进入DSP芯片区域的入口处，放置一个容值较大的电容，如10μF或22μF的陶瓷电容。它的作用是稳定整个电源平面的电压，应对相对低频的电流波动。这个电容可以放在芯片的背面（如果采用BGA封装），但依然要尽可能靠近。
4. LDO的输入与输出电容：无论是外部LDO还是使用内部LDO（通过LDOI引脚），其输入和输出都必须严格按照数据手册推荐的值放置电容。例如，内部模拟LDO（ANA_LDOO）的输出必须接1μF电容。这些电容不仅用于滤波，更是LDO反馈环路稳定性的组成部分，容值和ESR都不能随意更改。

PCB布局黄金法则：

• 先过电容，再到引脚：电源走线必须先经过去耦电容，再连接到芯片的电源引脚。理想情况是，电源过孔打在电容焊盘和芯片焊盘之间，形成最短的电流回路。
• 地平面至关重要：一个完整、低阻抗的地平面是所有去耦电容发挥作用的共同基础。每个去耦电容的接地端都必须以最短路径（通常是通过过孔）连接到完整的地平面。
• 模拟电源的隔离：VDDA_PLL和VDDA_ANA的电源走线要尽量细，并用接地过孔“护卫”在两侧，防止数字噪声耦合。最好在PCB层叠结构中，为它们分配独立的电源层区域，并通过磁珠与数字电源连接。

踩过的坑：电容的“隐形杀手”——直流偏压效应有一次调试，系统在低温下偶尔出现启动失败。排查很久才发现，问题出在CVDD的10μF 0603封装陶瓷电容上。我们选了额定电压6.3V的电容，用在1.3V的CVDD上，本以为绰绰有余。但实际上，陶瓷电容（特别是高介电常数的X5R/X7R）的容值会随着其两端直流电压的升高而急剧下降。在1.3V偏压下，那个10μF电容的实际容值可能只剩下不到6μF。在低温下，电容的容值本身也会下降，叠加直流偏压效应，导致储能不足，在启动瞬间引发电压跌落。教训：选择去耦电容时，额定电压不要刚好卡在电源电压上，要留出足够余量（例如，1.3V电源至少选用2.5V或4V额定电压的电容），并查阅厂商提供的“容值-直流偏压”曲线图。

3. 时钟系统设计与锁相环配置

稳定的时钟是数字系统同步的节拍器。C5504提供了灵活的时钟源选项和可编程的PLL，但也带来了配置的复杂性。

3.1 时钟源选择与电路设计

C5504有两个主要的系统时钟源可供选择，由CLK_SEL引脚在上电复位时的电平状态决定。

方案一：使用内部RTC振荡器（低成本、低功耗）

• 原理：利用芯片内部的振荡器电路，配合一个外部的32.768kHz晶体，产生低频基准时钟。这个时钟经过PLL倍频后，产生高达134MHz的系统时钟（SYSCLK）。这是最常见的方案，成本低，功耗小。
• 电路设计要点：
  1. 晶体选择：必须选择基频（Fundamental）、并联谐振（Parallel Resonant）模式的晶体。有效串联电阻（ESR）需小于100kΩ，负载电容（CL）值需明确（通常为12.5pF）。
  2. 负载电容计算：这是最容易算错的地方。电路中的负载电容C1和C2是晶体两端对地的总电容，包括PCB走线寄生电容和外部贴片电容。计算公式为：CL = (C1 * C2) / (C1 + C2) + Cstray。其中Cstray是寄生电容，通常估算为3-5pF。为了平衡，通常取C1 = C2。例如，晶体CL=12.5pF，估算Cstray=4pF，则所需的外部电容Cexternal = 2 * (CL - Cstray) = 2*(12.5-4)=17pF。那么C1和C2可以各选用一个15pF的电容（预留调整空间）。
  3. 布局与接地：晶体、电容C1/C2必须紧贴RTC_XI和RTC_XO引脚布局。最关键的一点：电容的接地端必须连接到专用的VSSRTC引脚，绝对不能直接连接到主地平面（VSS）。VSSRTC是RTC振荡器的专用“安静地”，用于隔离数字地噪声。应在晶体下方铺设一个连接VSSRTC的小面积地铜皮，并将C1、C2接地于此。

方案二：使用外部有源时钟（高精度、灵活）

• 原理：通过CLKIN引脚直接输入一个LVCMOS兼容的时钟信号。其电压电平由DVDDIO决定（1.8V/2.5V/2.75V/3.3V）。Bootloader默认支持11.2896、12.0、12.288MHz的输入频率，以适配SPI/I2C等低速外设的Boot速率。但你也可以输入最高24MHz的时钟，通过PLL倍频到更高系统频率。
• 电路设计要点：
  1. 时钟源选择：推荐使用有源晶振（OSCillatOR），其输出信号质量（抖动、上升/下降时间）远好于无源晶体+内部振荡器的方案，尤其适合对时钟精度和稳定性要求高的应用，如音频编解码。
  2. 电平匹配：确保有源晶振的输出电压（VOH/VOL）与DVDDIO的电压域匹配。例如，DVDDIO选用1.8V，则晶振也需选用1.8V LVCMOS输出。
  3. 未用引脚处理：如果选择CLKIN作为时钟源，且不使用RTC功能，可以将RTC_XI引脚连接到CVDDRTC，RTC_XO引脚接地（VSS）以禁用内部RTC振荡器，降低功耗。但请注意，即使禁用振荡器，CVDDRTC电源域仍需供电，否则RTC寄存器无法访问。
  4. 布局：有源晶振应靠近CLKIN引脚放置，输出串联一个22Ω-100Ω的小电阻（用于阻抗匹配和减少过冲），并紧接一个对地的小电容（如10pF）滤波。晶振的电源引脚需要非常干净的去耦（通常用0.1μF和1μF电容并联）。

3.2 锁相环配置与频率规划

PLL是系统时钟的“发动机”，将低频的参考时钟（PLLIN）倍频到所需的高频（PLLOUT），再经过分频器产生最终的SYSCLK。

关键约束条件（必须遵守）：数据手册中的表5-3是设计的“宪法”，它明确了在不同核心电压（CVDD）下，各时钟信号的频率范围。例如：

• 当CVDD=1.3V时，PLLOUT最大为120MHz，SYSCLK最大也为120MHz。
• 当CVDD=1.4V时，PLLOUT最大可达150MHz，SYSCLK最大也为150MHz。但有一个重要限制：当PLLOUT > 134MHz时，PLL的参考时钟源（PLLIN）必须来自CLKIN引脚，而不能使用32.768kHz的RTC时钟。这是因为低频时钟经高倍频后，抖动会被放大，难以满足高频时钟的稳定性要求。

配置计算示例：假设我们需要一个100MHz的SYSCLK，CVDD使用1.3V。

1. 选择时钟源：为求稳定，我们使用外部12MHz有源晶振接到CLKIN（CLK_SEL=1）。
2. 确定PLL倍频系数：PLL的输入频率PLLIN可以是CLKIN的1、1/2、1/3分频。我们选择不分频，即PLLIN = 12MHz。
3. 计算PLL倍频器（MULT）：目标PLLOUT = 100MHz。则倍频系数MULT = PLLOUT / PLLIN = 100 / 12 ≈ 8.333。PLL的MULT寄存器是一个整数值，我们需要选择一个最接近的整数值，例如8或9。
   • 若MULT=8，则PLLOUT = 12 * 8 = 96MHz。
   • 若MULT=9，则PLLOUT = 12 * 9 = 108MHz。
4. 确定后分频器（DIV）：SYSCLK = PLLOUT / DIV。我们需要SYSCLK=100MHz。
   • 若PLLOUT=96MHz，则DIV = 96 / 100 = 0.96，非整数，不可行。
   • 若PLLOUT=108MHz，则DIV = 108 / 100 = 1.08，同样不行。
5. 调整方案：我们发现用12MHz直接产生100MHz并不方便。更常见的做法是使用12.288MHz的晶振。此时，PLLIN=12.288MHz。为了得到100MHz，可以设MULT=25，DIV=3。计算：PLLOUT = 12.288 * 25 = 307.2MHz（已超限，不可行）。实际上，需要反复尝试MULT和DIV的组合，并确保PLLOUT和SYSCLK都在表5-3的范围内。一个可行的组合是：PLLIN=12.288MHz, MULT=50, PLLOUT=614.4MHz（超限）。显然，我们需要降低目标频率或更换参考时钟。这正体现了前期频率规划的重要性。一个更实际的目标是120MHz（CVDD=1.3V下的最大值）。使用12MHz参考，MULT=10，PLLOUT=120MHz，DIV=1，SYSCLK=120MHz。完美匹配。

软件配置流程：

1. 上电后，硬件根据CLK_SEL引脚选择时钟源。
2. 在软件初始化中，首先配置PLL控制器寄存器，使其进入旁路（Bypass）模式，即SYSCLK直接等于PLLIN（或其分频）。
3. 然后，向PLL的倍频（MULT）和分频（DIV）寄存器写入目标值。
4. 发出一个锁存（Latch）命令，使新配置生效。
5. 等待PLL锁定时间（PLL_LOCKTIME，典型值4ms）。必须通过查询PLL锁定状态位或简单延时来确保PLL已稳定锁定。
6. 将PLL切换出旁路模式，此时SYSCLK即由倍频后的PLLOUT提供。

注意事项：PLL电源的纯净性PLL对电源噪声极其敏感，任何纹波都可能转化为时钟抖动。因此，为VDDA_PLL供电的LDO必须是低噪声、高PSRR（电源抑制比）的型号。在PCB上，VDDA_PLL的走线要短而粗，并用尽可能多的接地过孔将其包围，与数字电源区域严格隔离。我曾在一个项目中，因为VDDA_PLL的滤波电容接地不良，导致系统在特定温度下随机死机，排查过程极其痛苦。

4. 复位、中断与低功耗管理

4.1 复位电路设计：确保可靠启动

复位电路的目标只有一个：在电源稳定后，产生一个足够长时间的低电平脉冲，确保DSP内部所有逻辑状态被正确初始化。

硬件复位（RESET引脚）：

• 时序要求：RESET低电平脉冲宽度必须至少为3 * P，其中P = 1 / SYSCLK周期。例如，当SYSCLK为100MHz时，P=10ns，则复位低电平时间至少需要30ns。这个时间非常短，几乎所有复位芯片都能满足。
• 关键点：如前所述，复位信号的释放必须在所有电源稳定之后。因此，我们通常使用兼具电压监控和延时功能的复位芯片。例如，监控CVDD电压，在其达到1.2V（高于欠压阈值）后，再延时100-200ms才释放RESET。这个延时确保了所有LDO和电源轨都已建立。
• 手动复位按钮：建议在RESET引脚上增加一个RC电路（如10kΩ上拉，0.1μF电容对地）和一个手动复位按钮。按钮按下时，将RESET拉低。RC电路提供简单的上电解复位和按钮去抖。但主复位信号仍应由专用复位芯片提供，以确保时序精度。

上电复位（POR）与软件复位：

• RTC POR：这是一个独立的复位，仅监控CVDDRTC电压。当首次给RTC域上电时，它会复位RTC相关的寄存器。这提醒我们，在系统首次上电或RTC域完全掉电再上电后，软件需要重新初始化RTC时间和日期寄存器。
• 软件复位：通过CPU指令或外设控制寄存器触发，用于复位特定的外设模块或让程序从初始地址重新开始执行，而不需要切断电源。

4.2 外部中断与唤醒机制

C5504支持多个外部中断引脚，用于响应紧急事件。更强大的是其从低功耗模式唤醒的能力。

中断输入时序：外部中断信号（INTx）的高电平或低电平脉冲宽度必须至少为2 * P（两个SYSCLK周期），以确保能被CPU正确捕获。在设计中断源电路时（如按键、传感器输出），需要确保其信号边沿干净，必要时使用施密特触发器整形，并满足这个最小脉宽要求。

低功耗模式与唤醒：C5504支持多种IDLE模式以降低功耗，其中IDLE2和IDLE3是深度睡眠模式。

• IDLE3模式：最省电的模式之一，可以关闭系统主时钟（SYSCLKDIS=1）。从此模式唤醒，只能通过特定的唤醒事件，如WAKEUP引脚的低电平脉冲，或RTC定时中断。
  • WAKEUP引脚唤醒：WAKEUP引脚需要一个持续的低电平脉冲，其宽度tw(WKPL)最小为30.5μs（即一个RTC时钟周期）。唤醒后，系统需要一段时间td(WKEVTH-CKLGEN)来重新使能时钟并稳定，这个时间在CLK_SEL=1（使用CLKIN）时约为D（1/CLKIN频率），在CLK_SEL=0（使用RTC）时约为C（30.5μs）。设计要点：唤醒源（如按键）产生的低电平信号必须足够宽（>30.5μs），但又不能是持续的静态低电平，否则可能无法触发边沿检测。通常用一个RC电路产生一个短暂的脉冲。
• IDLE2模式：此模式下，系统时钟可能仍在运行。可以被任何已使能且未屏蔽的中断唤醒，唤醒延迟更短（约3个SYSCLK周期）。

实操心得：WAKEUP电路设计我曾用一个机械按键直接连接WAKEUP引脚和地，想实现按键唤醒。结果发现唤醒成功率不高。原因是机械按键抖动会产生多个窄脉冲，有些脉冲宽度可能小于30.5μs，无法被可靠识别。后来改为一个简单的硬件去抖电路：按键 -> RC低通滤波（如10kΩ， 1μF） -> 施密特反相器 -> WAKEUP引脚。RC时间常数设为约10ms，既能滤除抖动，又能产生一个远宽于30.5μs的稳定低电平脉冲，问题彻底解决。

4.3 通用输出引脚XF的使用

XF是一个可由软件直接控制置高或置低的通用输出引脚。它常被用作状态指示（如运行灯）、控制外部器件（如使能一个放大器）或简单的通信握手。

电气特性：XF的输出电平由DVDDIO决定。其输出延迟td(XF)（从CLKOUT高电平到XF变化）最大为10.2ns。这意味着，如果你用软件循环翻转XF来产生一个方波，其最高频率会受到软件执行速度和这个硬件延迟的限制，通常不适合产生很高频率的信号。

应用技巧：在需要精确定时的控制中，可以通过查询CLKOUT或利用定时器中断来同步XF的变化，而不是简单的延时循环。

5. 外部存储器接口设计要点

EMIF是DSP与外部存储世界沟通的桥梁，设计好坏直接影响系统性能和稳定性。

5.1 接口类型与配置选择

C5504的EMIF支持异步存储器（SRAM, NOR/NAND Flash）和同步DRAM（SDRAM/mSDRAM）。它们共用数据总线（EM_D[15:0]）和部分地址/控制线，通过不同的片选（EM_CSx）和寄存器配置来区分。

异步接口设计（以16位NOR Flash为例）：

• 关键时序参数：在EMIF的异步控制器寄存器中，你需要配置读/写周期的建立时间（Setup）、选通时间（Strobe）和保持时间（Hold）。这些值必须大于等于Flash芯片数据手册要求的最小值。
• 等待（WAIT）信号的使用：如果Flash访问速度较慢，可以利用EMIF的扩展等待功能，或连接Flash的#WAIT引脚到DSP的EM_WE或EM_OE（具体取决于Flash类型），实现硬件等待。
• 数据总线宽度：可以通过寄存器配置为8位或16位。连接16位Flash时，注意地址线连接：DSP的EM_A[0]应连接到Flash的A[0]。如果连接8位设备，则需要使用高8位或低8位数据线，并通过软件或硬件配置字节使能。

同步DRAM接口设计（以16位 Mobile SDRAM为例）：

• 硬件连接：这是最复杂的部分。需要连接地址线（EM_A[12:0]用作行/列地址复用）、Bank地址（EM_BA[1:0]）、数据线（EM_D[15:0]）、控制线（EM_SDCKE时钟使能、EM_SDRAS行选通、EM_SDCAS列选通、EM_WE写使能、EM_DQM[1:0]数据掩码）。
• 初始化序列：SDRAM上电后需要一段严格的初始化序列（预充电、多个刷新周期、模式寄存器设置）。C5504的EMIF控制器在复位后会自动完成这个序列，但你需要正确配置SDRAM控制寄存器，告知控制器你所连接SDRAM的规格：
  • 行地址数（ROWSIZE）
  • 列地址数（COLUMNSIZE）
  • Bank数量
  • CAS延迟（CAS Latency， 2或3）
  • 刷新速率（Refresh Rate）
• 关于Non-Mobile SDRAM的支持：数据手册提到，在某些条件下可以支持非移动版SDRAM。其原理在于，C5504在初始化时会向两个不同的Bank地址发送模式寄存器设置命令（MRS）。对于非移动SDRAM，它可能忽略Bank地址，导致第二个命令覆盖第一个。只要最终模式寄存器的值是正确的，就能工作。但这并非官方保证，为求稳定，强烈建议选用明确兼容的Mobile SDRAM芯片。

5.2 PCB布局与信号完整性

EMIF总线通常运行在较高频率（几十到上百MHz），必须考虑信号完整性。

1. 等长布线：对于SDRAM接口，数据线组（D[15:0]）之间的走线长度应尽可能等长，误差控制在几十mil以内。地址/控制线组也应内部等长。组与组之间的长度差可以稍大，但最好也控制在一定范围内。
2. 阻抗控制：计算并控制单端走线的特征阻抗（通常50Ω或55Ω）。这需要与PCB板厂沟通，确定合适的线宽、层叠结构和介电常数。
3. 端接电阻：对于高速、长距离的传输线，可能在源端或终端需要添加串联或并联端接电阻，以抑制反射。C5504的I/O输出强度可调，有时可以通过增强驱动能力来代替端接。具体需要根据仿真或实测决定。
4. 电源隔离：如前所述，为DVDDEMIF使用独立的电源平面，并采用星型连接或磁珠与主DVDDIO隔离，避免数字噪声通过电源耦合到敏感的SDRAM芯片上。
5. 去耦电容：在DSP的EMIF电源引脚和SDRAM芯片的每个电源引脚附近，都必须放置足够的高频去耦电容（0.1μF + 0.01μF组合）。

6. 低功耗设计考量

基于C5504的便携式设备，功耗是核心指标。除了利用IDLE模式，在硬件设计上也有很多省电技巧。

• 未用模块彻底断电：如果不使用USB、某个定时器、或部分GPIO，不仅要在软件中禁用其时钟，更应在硬件上将其电源引脚（如USB_VDD1P3, USB_VDDA3P3）断开或连接到可关断的电源轨。特别注意：不用的模拟引脚（如不用的振荡器引脚）要按照数据手册要求接地或上拉，防止浮空输入导致漏电。
• I/O引脚状态管理：在进入低功耗模式前，软件应将所有未使用的GPIO配置为输出并驱动到一个固定电平（高或低），或者配置为输入并使能内部上拉/下拉电阻。避免引脚浮空，因为浮空的CMOS输入会处于不确定状态，在栅极上产生振荡电流，显著增加功耗。
• 动态电压与频率调节：如果系统负载变化大，可以考虑设计动态电压调节电路。当CPU负载低时，软件可以降低CVDD电压和SYSCLK频率，从而大幅降低动态功耗。这需要电源芯片支持动态电压调节功能。
• 时钟门控的利用：C5504内部有为各外设模块提供独立的时钟门控。在软件初始化时，只开启需要用到的外设时钟，其他一律关闭。这是最直接有效的静态功耗节省手段。

设计TMS320C5504的硬件，就像在微观世界里搭建一座精密的城市。电源是能源管网，时钟是交通信号，接口是出入要道。任何一个环节的疏忽，都可能导致整个系统的“交通瘫痪”或“能源危机”。这份解析是我多年项目经验的凝结，希望能帮你避开那些我曾跌入的深坑。记住，好的硬件设计始于对数据手册的敬畏，成于对每一个细节的执着推敲。当你画的板子一次成功，系统稳定运行数年时，你会感谢当初在这些基础问题上花费的每一分精力。