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深入解析SSI协议：从寄存器配置到实战避坑指南

news 2026/7/29 12:57:20

1. SSI协议基础与核心价值

在嵌入式系统开发中，设备间的通信是构建复杂功能的基石。无论是读取传感器数据、驱动显示屏幕，还是与外部存储芯片交换信息，都需要一套可靠、高效的通信机制。同步串行接口（SSI）正是为此而生的经典协议之一。它不像UART那样需要双方预先约定波特率，也不像I2C那样需要复杂的起始、停止和应答信号。SSI的核心思想非常简单直接：通信双方共享一根时钟线（SCLK），由主机（Master）控制时钟节拍，从机（Slave）则在时钟的边沿采样或输出数据。这种“我喊口令，你齐步走”的模式，确保了数据传输的严格同步，避免了因时钟偏差导致的数据错位，特别适合对时序要求严苛、数据速率较高的场景。

我第一次在项目中使用SSI是为了驱动一块高分辨率的TFT液晶屏。屏幕需要持续不断地刷新像素数据，对数据传输的稳定性和速率要求极高。当时也考虑过并口，但引脚占用太多；考虑过SPI，但其协议灵活性在某些特定帧格式下反而不如SSI简洁。最终选择了SSI，正是看中了它在时钟同步下的“确定性”——每一个比特都在预期的时刻被发送和接收，这让屏幕驱动异常稳定，从未出现花屏或撕裂现象。SSI协议的这种特性，使其在ADC/DAC芯片、数字传感器、音频编解码器以及各类存储器接口中占据了重要地位。

理解SSI，绝不能停留在“它是一个四线制（SCLK, Tx, Rx, Fss）串行接口”的层面。其真正的精髓，在于微控制器内部那些看似枯燥的寄存器。每一个比特位的设置，都直接决定了通信的行为模式、时序特性和系统性能。对于开发者而言，直接操作寄存器是掌握底层硬件、编写高效驱动、进行深度优化的必经之路。手册上的寄存器描述往往是冰冷的表格和缩写，本文将结合Stellaris® LM3S2110微控制器的实际寄存器，带你穿透这些缩写，理解每一个控制位背后的设计意图和实战应用，让你不仅能配置出能跑的代码，更能写出稳定、高效的驱动。

2. SSI控制寄存器全景与核心功能解析

在深入每个寄存器之前，我们有必要像指挥官审视战场地图一样，先对SSI模块的寄存器组有一个全局的认识。在LM3S2110中，SSI0模块的寄存器基地址（Base Address）是0x4000.8000。所有的寄存器都以此为基础进行偏移（Offset）寻址。这些寄存器大致可以分为四类：控制类、数据类、状态类和标识类。控制类寄存器（如SSICR1）负责设定SSI的工作模式；数据类寄存器（SSIDR）是数据进出的唯一门户；状态类寄存器（SSISR）则像系统的仪表盘，实时反馈FIFO和忙闲状态；而标识类寄存器则用于软件识别外设。

注意：在嵌入式开发中，直接使用魔术数字（如0x40008000）是不推荐的做法。标准的做法是通过芯片厂商提供的头文件（如lm3s2110.h）中定义的宏（如SSI0_BASE）来访问基地址，这能极大提高代码的可读性和可移植性。

2.1 核心控制寄存器：SSICR1

寄存器SSICR1（偏移地址0x004）是SSI模块的“大脑”，它决定了SSI最根本的行为模式。这是一个可读可写（R/W）的寄存器，复位后所有位为0，意味着SSI模块处于完全关闭且未配置的状态。

位域详解与实战配置：

LBM (Loopback Mode，位0) - 回环模式
- 功能：当此位置1时，SSI进入内部回环测试模式。此时，发送移位寄存器的输出不再连接到物理的SSITx引脚，而是直接内部连接到接收移位寄存器的输入。同时，SSIRx引脚的外部输入被忽略。
- 实战意义：这是驱动开发和硬件调试的利器。在编写完SSI初始化代码后，我通常会先开启回环模式，自发自收一段数据。如果数据正确，说明SSI内核、时钟配置和FIFO操作逻辑基本正确，可以排除软件配置的大部分问题。如果回环测试失败，那么问题很可能出在更底层的时钟或寄存器访问上。这比盲目连接外部设备进行调试要高效得多。
- 配置注意：回环模式通常仅在测试时使用。在正常通信前，务必将其清零。
SSE (SSI Synchronous Serial Port Enable，位1) - SSI使能位
- 功能：这是SSI模块的总开关。0-禁用，1-启用。
- 实战中的黄金法则：在修改SSICR1中除SSE位以外的任何配置位（特别是MS位）之前，必须先将SSE位清零，关闭SSI模块。手册中明确强调了这一点。这是因为SSI在运行过程中，某些硬件状态机是活跃的，此时更改主从模式等关键配置会导致不可预知的行为，甚至硬件错误。我的操作顺序永远是：关闭SSE -> 配置其他参数 -> 开启SSE。
MS (Master/Slave Select，位2) - 主从模式选择
- 功能：0-设备配置为主机，1-设备配置为从机。
- 设计逻辑：主机负责产生通信时钟（SCLK）和帧同步信号（Fss），并主动发起数据传输。从机则被动响应主机的时钟和命令。在一个系统中，通常只有一个主机，但可以有多个从机（通过不同的片选信号Fss区分）。
- 配置注意：同样，必须在SSE=0时修改此位。一旦SSI使能，角色就固定了。
SOD (Slave Output Disable，位3) - 从机输出禁用
- 功能：此位仅在从机模式（MS=1）下有意义。当SOD=1时，从机的SSITx引脚被强制为高阻态，即使内部有数据要发送，也不会驱动到引脚上。
- 实战场景：这个功能专为“单主机、多从机、总线型”连接设计。想象一下，多个从机的TXD引脚都连接到主机的RXD线上（即总线）。当主机向所有从机广播数据时，只能有一个从机被允许在某个时刻回复数据。此时，主机可以通过片选信号选中目标从机，而被选中从机的SOD位应为0（允许输出），其他未被选中从机的SOD位应设为1（禁止输出），从而避免总线冲突。在点对点连接中，此位通常保持为0。

寄存器配置示例（C语言）：假设我们要将SSI0初始化为主机模式，并启用它。

// 1. 确保SSI模块时钟已使能（此处省略系统时钟配置代码） // 2. 配置GPIO引脚复用为SSI功能（此处省略GPIO配置代码） // 3. 访问SSI0控制寄存器1 #define SSI0_CR1_R (*((volatile uint32_t *)0x40008004)) // 4. 配置流程 // a) 先关闭SSI SSI0_CR1_R &= ~(1<<1); // 清除SSE位 (位1) // b) 配置为主机模式，并确保回环和从机输出禁用位为0 SSI0_CR1_R = (0 << 0) | // LBM = 0 (0 << 2) | // MS = 0, 主机模式 (0 << 3); // SOD = 0 (主机模式下此位无影响，但清零是良好习惯) // 注意：此时SSE仍为0 // c) （后续步骤）在此处配置时钟预分频、数据格式等（通过其他寄存器） // ... // d) 最后，使能SSI模块 SSI0_CR1_R |= (1<<1); // 设置SSE位 (位1)

这个简单的流程体现了配置控制寄存器的核心原则：安全第一，顺序明确。

2.2 数据交换核心：SSIDR寄存器

寄存器SSIDR（偏移地址0x008）是数据进出SSI模块的“门户”。它是一个16位宽的可读可写寄存器，但其行为非常特殊，是典型的“地址映射FIFO”访问方式。

关键特性与操作原理：

读敏感性与FIFO操作：手册特别标注了“This register is read-sensitive”。这意味着对该寄存器的读操作会产生副作用——它会从接收FIFO中读取并消耗一个数据项。同理，写操作会向发送FIFO写入一个数据项。你不能像访问普通内存地址那样反复读取同一个值。每次读，都意味着FIFO读指针的移动。
数据对齐（右对齐）：这是新手最容易出错的地方之一。SSIDR寄存器是16位的，但SSI支持配置不同的数据帧长度（如4位、8位、12位等）。当数据长度小于16位时，软件在写入发送数据时必须手动将数据右对齐，高位补0。例如，要发送一个8位数据0xA5，你应该写入0x00A5到SSIDR。接收逻辑则很贴心，它会自动将小于16位的数据右对齐后放入接收缓冲区，你读取到的数据低位就是有效数据。
FIFO的独立性：发送FIFO和接收FIFO是独立的，且它们的状态不受SSE使能位的影响。这意味着你可以在使能SSI模块（SSE=1）之前，就预先填充好发送FIFO。一旦使能，数据会立即开始发送。这为实现无缝、低延迟的数据流提供了可能。

数据读写实战代码片段：

#define SSI0_DR_R (*((volatile uint32_t *)0x40008008)) // 假设SSI已配置为8位数据帧格式 // 发送一个字节数据 void SSI_SendByte(uint8_t data) { // 等待发送FIFO非满（通过状态寄存器SSISR判断，后续会讲） while((SSI0_SR_R & 0x00000002) == 0); // 等待TNF位（位1）为1，表示FIFO未满 // 将8位数据右对齐写入16位寄存器 SSI0_DR_R = (uint16_t)data; } // 接收一个字节数据 uint8_t SSI_ReceiveByte(void) { // 等待接收FIFO非空（通过状态寄存器SSISR判断） while((SSI0_SR_R & 0x00000004) == 0); // 等待RNE位（位2）为1，表示FIFO非空 // 读取数据，并取低8位 return (uint8_t)(SSI0_DR_R & 0x00FF); }

这段代码展示了最基本的轮询式数据收发。在实际应用中，为了提高CPU效率，我们更倾向于使用中断或DMA，但轮询是理解其工作原理的基础。

2.3 系统状态监视器：SSISR寄存器

寄存器SSISR（偏移地址0x00C）是一个只读（RO）寄存器，它是程序员了解SSI模块实时工作状态的“眼睛”。通过查询其中的状态位，我们可以决定何时发送下一个数据，或何时读取已接收的数据。

核心状态位解析：

位	名称	含义	复位值	实战应用
0	TFE(Transmit FIFO Empty)	发送FIFO空。1=空，0=非空。	1	发送完成判断：当一次连续发送任务结束后，可以检查此位是否为1，以确认所有数据均已移出。轮询发送时，通常不以此作为发送条件，因为FIFO空不代表移位寄存器空。
1	TNF(Transmit FIFO Not Full)	发送FIFO未满。1=未满，0=已满。	1	发送数据条件：这是最常用的发送状态位。在向SSIDR写入数据前，必须检查此位是否为1，确保FIFO有空间，否则会造成数据丢失。
2	RNE(Receive FIFO Not Empty)	接收FIFO非空。1=非空，0=空。	0	接收数据条件：这是最常用的接收状态位。在从SSIDR读取数据前，必须检查此位是否为1，确保FIFO中有数据可读。
3	RFF(Receive FIFO Full)	接收FIFO满。1=满，0=未满。	0	接收溢出预警：如果使用中断，可以结合此位和RXIM中断来优化。在轮询中较少使用。
4	BSY(Busy)	SSI忙状态。1=忙，0=空闲。	0	总线活动判断：此位为1表示SSI正在发送或接收一帧数据，或者发送FIFO非空。这意味着即使主机软件已经发完了所有数据，只要最后一个字节还没从移位寄存器完全发出，BSY就仍为1。在关闭SSI模块或切换模式前，最好等待BSY=0。

状态寄存器使用心得：在早期的项目中，我曾犯过一个错误：在连续发送一批数据后，立即关闭SSI模块的时钟以省电。结果导致最后一两个字节没有完全发出，因为我只检查了TFE（发送FIFO空），但没检查BSY（总线忙）。TFE=1只表示FIFO里没数据了，但移位寄存器可能还在吭哧吭哧地往外发最后一个字节。正确的做法是在发送循环结束后，增加一个等待BSY位变0的步骤，确保所有硬件操作彻底完成。

void SSI_WaitUntilNotBusy(void) { while(SSI0_SR_R & 0x00000010) { // 检查BSY位（位4）是否为1 // 可选：加入超时机制，防止死循环 } }

3. 时钟配置与中断机制深度剖析

如果说数据寄存器是手脚，状态寄存器是眼睛，那么时钟配置就是心脏，中断机制则是神经系统。它们共同决定了SSI通信的节奏和响应效率。

3.1 通信节拍器：SSICPSR时钟预分频寄存器

寄存器SSICPSR（偏移地址0x010）用于生成SSI模块的内部工作时钟（SSIClk）。其公式为：SSIClk = SysClk / CPSDVSR，其中CPSDVSR就是写入该寄存器的值。

关键约束与计算：

偶数值：手册明确规定，写入的值必须是2到254之间的偶数。如果你写入一个奇数，硬件会自动将最低位清零后使用。例如，写入5(0b101)会被当作4(0b100)使用。这通常是为了保证时钟占空比为50%。
位域：该寄存器只有低8位（位7:0）有效，高24位为保留位。
速率计算示例：假设系统时钟SysClk = 50 MHz，我们需要SSI波特率为1 Mbps。首先，SSI模块的最终串行时钟（SCLK）波特率还需要经过一个叫做“时钟分频因子”（SCR）的进一步分频，这个因子在另一个寄存器（SSICR0）中配置，我们假设先设为最小值1。那么，SSIClk = SCLK * 2 * (SCR + 1) = 1MHz * 2 * 2 = 4 MHz。然后，CPSDVSR = SysClk / SSIClk = 50 / 4 = 12.5。由于必须是偶数，我们取12或14。取12时，实际SSIClk = 50/12 ≈ 4.167 MHz，回算SCLK约为1.04 MHz；取14时，实际SSIClk = 50/14 ≈ 3.571 MHz，回算SCLK约为0.89 MHz。需要进行权衡。

配置代码示例：

#define SSI0_CPSR_R (*((volatile uint32_t *)0x40008010)) void SSI_ConfigureClock(uint32_t sysClkFreq, uint32_t targetBaudRate) { uint32_t ssiClk; uint32_t cpsdvsr; // 假设SCR已设置为0（SSICR0寄存器配置，此处未展示） // 计算公式：SSIClk = targetBaudRate * 2 * (SCR + 1) ssiClk = targetBaudRate * 2; // 因为SCR=0 // 计算预分频值，并确保为偶数 cpsdvsr = sysClkFreq / ssiClk; if(cpsdvsr < 2) cpsdvsr = 2; if(cpsdvsr > 254) cpsdvsr = 254; if(cpsdvsr & 0x1) cpsdvsr++; // 如果是奇数，加1变为偶数 // 写入寄存器 SSI0_CPSR_R = cpsdvsr; }

注意：实际的波特率配置是SSICPSR和SSICR0中的SCR位共同作用的结果。需要根据芯片数据手册中的公式精确计算，并考虑误差是否在应用可接受范围内。过高的分频误差会导致通信失败。

3.2 中断控制矩阵：SSIIM, SSIRIS, SSIMIS, SSIICR

SSI提供了丰富的中断源，允许CPU从轮询的苦力中解脱出来，实现事件驱动的异步操作。理解中断相关的四个寄存器是实现高效驱动的关键。

1. 中断屏蔽寄存器 SSIIM (Offset 0x014)这是一个读写寄存器，用于使能或禁用特定的中断源。写1使能（不屏蔽）中断，写0禁用（屏蔽）中断。

TXIM (位3)：发送FIFO中断屏蔽。当发送FIFO中的数据量减少到一半或更少时，如果此位为1，则会产生中断。这常用于需要持续发送大量数据的场景，提示软件可以填充新的数据到发送FIFO，避免其完全排空导致通信中断。
RXIM (位2)：接收FIFO中断屏蔽。当接收FIFO中的数据量达到一半或更多时，如果此位为1，则会产生中断。提示软件及时读取数据，防止FIFO溢出。
RTIM (位1)：接收超时中断屏蔽。当接收FIFO非空，但在一段时间内（通常是32个位时间）没有收到新数据时，如果此位为1，则产生中断。这对于处理不定长数据包非常有用，可以判断一帧数据是否已经接收完毕。
RORIM (位0)：接收溢出中断屏蔽。当接收FIFO已满，但硬件又试图存入一个新数据时，发生溢出。如果此位为1，则产生中断。这是一个错误中断，需要及时处理。

2. 原始中断状态寄存器 SSIRIS (Offset 0x018)这是一个只读寄存器，反映了未经中断屏蔽（SSIIM）过滤的原始中断状态。无论SSIIM如何设置，只要硬件条件满足，对应的位就会被置1。软件可以通过读取此寄存器来诊断所有可能的中断源。

3. 已屏蔽中断状态寄存器 SSIMIS (Offset 0x01C)这是一个只读寄存器，反映了经过中断屏蔽（SSIIM）过滤后，实际能到达CPU的中断状态。只有当中断源条件成立（SSIRIS对应位为1）且SSIIM中对应中断被使能（为1）时，SSIMIS的对应位才为1。CPU的中断服务程序（ISR）通常首先读取此寄存器来判断是哪个中断源触发了本次进入。

4. 中断清除寄存器 SSIICR (Offset 0x020)这是一个“写1清除”（W1C）寄存器。写0无效，写1则清除对应的原始中断状态位（SSIRIS中的位）。注意，它清除的是源头（RIS），而不是MIS。在中断服务程序中，处理完中断事件后，必须向SSIICR的相应位写1来清除中断标志，否则退出ISR后会立即再次进入中断，形成死循环。

中断配置与处理流程示例：假设我们需要在接收FIFO半满时中断，并处理接收超时。

#define SSI0_IM_R (*((volatile uint32_t *)0x40008014)) #define SSI0_RIS_R (*((volatile uint32_t *)0x40008018)) #define SSI0_MIS_R (*((volatile uint32_t *)0x4000801C)) #define SSI0_ICR_R (*((volatile uint32_t *)0x40008020)) void SSI_InterruptInit(void) { // 1. 使能接收FIFO半满中断和接收超时中断 SSI0_IM_R |= (1 << 2) | (1 << 1); // 设置RXIM和RTIM位 // 2. （在NVIC中使能SSI中断，此处省略） } // SSI中断服务程序 void SSI0_Handler(void) { uint32_t misStatus = SSI0_MIS_R; // 读取已屏蔽中断状态 if(misStatus & (1 << 2)) { // 接收FIFO半满中断 // 快速从接收FIFO中读取多个数据，直到RNE为0 while(SSI0_SR_R & (1 << 2)) { // 检查RNE位 uint16_t data = SSI0_DR_R; // 处理数据... } // 注意：RXIM中断标志由硬件条件自动清除，当FIFO数据被读到低于半满时，RIS位会自动清零。 // 但通常为了安全，我们仍然显式清除一下（虽然对RXIM和TXIM不是必须的）。 SSI0_ICR_R |= (1 << 2); // 写1清除RXIM对应的原始中断标志 } if(misStatus & (1 << 1)) { // 接收超时中断 // 这意味着可能一帧数据已经接收完毕 // 处理可能的帧尾数据... SSI0_ICR_R |= (1 << 1); // 必须写1清除RTIM中断标志 } if(misStatus & (1 << 0)) { // 接收溢出中断（错误） // 处理错误：清空FIFO，记录日志等 while(SSI0_SR_R & (1 << 2)) { // 清空接收FIFO (void)SSI0_DR_R; } SSI0_ICR_R |= (1 << 0); // 必须写1清除RORIM中断标志 } }

这个流程清晰地展示了中断的使能、状态查询和标志清除的完整过程。特别注意，对于TXIM和RXIM这类由FIFO水位触发的中断，其RIS位会随着FIFO水位的自动变化而清除，但手动清除是一个好习惯。而对于RORIM和RTIM这类事件性中断，必须手动清除。

4. 高级应用与实战避坑指南

掌握了基础寄存器和中断后，我们可以探讨一些更深入的应用场景和那些手册上不会写的“坑”。

4.1 多从机系统与SOD位的精妙运用

在需要连接多个SSI从设备（如多个传感器）时，常见的连接方式有两种：独立片选（Independent Slave Select）和菊花链（Daisy Chain）。SOD位在第一种方式中扮演关键角色。

场景：一个主机，三个从机（ADC1， ADC2， ADC3）。所有从机的SCLK、MOSI（主机出从机入）、MISO（主机入从机出）分别并联到主机。主机用三根不同的GPIO线作为片选（Fss）分别连接三个从机。

问题：当主机向ADC1发送命令并读取数据时，ADC2和ADC3的MISO线处于什么状态？如果它们也是输出状态，就会在MISO总线上发生冲突，造成数据错误甚至损坏硬件。

解决方案：利用SOD位。在初始化所有从机时，将它们的SOD位都设为1（输出禁用）。当主机需要与某个从机（例如ADC1）通信时：

拉低ADC1的片选线。
在拉低片选后，通过其他方式（例如另一个GPIO控制的使能线，或如果协议支持，通过发送特定命令），将ADC1的SOD位临时改为0（允许输出）。注意，修改SOD位需要先关闭SSE，因此这通常意味着需要重新配置从机的一部分寄存器，或者从机硬件设计上支持通过片选信号自动控制输出使能。
进行数据传输。
传输结束后，先将ADC1的SOD位改回1，再释放其片选。

重要提示：LM3S2110的SSI模块本身不提供通过片选信号自动控制SOD位的硬件功能。SOD位是一个软件配置位。因此，在上述多从机系统中，要么每个从机使用独立的MISO线（不推荐，浪费引脚），要么需要设计额外的硬件逻辑（如使用三态门缓冲器），由主机的片选信号来控制哪个从机的MISO线接入总线。软件配置SOD位的方式在实际多从机并联总线中很难实时动态切换，因为切换需要重新配置从机SSI（关SSE->改SOD->开SSE），期间通信会中断。因此，对于真正的总线型多从机SSI/SPI应用，更常见的做法是选择本身支持高阻态输出的从机芯片，或者使用带输出使能端的电平转换/缓冲芯片。

4.2 FIFO深度管理与性能优化

LM3S2110的SSI模块内置了硬件FIFO，但手册并未明确说明其深度。根据TI Stellaris系列常见配置，其发送和接收FIFO深度通常为8级（即可以缓存8个16位数据）。这个深度对于性能优化至关重要。

轮询模式下的策略：在轮询发送时，不要等到TFE=1（发送FIFO空）才发送下一个数据，这样效率极低。应该利用TNF=1（发送FIFO未满）的条件，尽可能快地连续填充多个数据到FIFO中，让硬件自动流式发送。例如，可以一次发送4-6个数据，然后稍作延迟或处理其他任务，再继续填充。对于接收，同样应批量读取。

中断模式下的策略：这是发挥FIFO优势的最佳方式。设置TXIM中断在FIFO半空（即已发送一半数据）时触发。在中断服务程序中，一次性填充剩余的一半FIFO。对于接收，设置RXIM中断在FIFO半满时触发，在ISR中一次性读取多个数据。这种“半满/半空”中断策略，能有效减少中断次数，平衡响应速度和CPU开销。

DMA结合：对于更高速率、大数据量的传输，终极方案是使用DMA。可以将SSI的发送和接收FIFO与DMA控制器关联。配置DMA在发送FIFO有空位时自动从内存搬运数据填充，在接收FIFO有数据时自动搬运到内存。这样CPU几乎可以完全解放。不过，LM3S2110是否支持SSI的DMA需要查阅具体的数据手册或用户指南。

4.3 常见问题排查实录

在实际调试SSI驱动时，以下几个问题是高频故障点：

问题：通信完全无反应，用逻辑分析仪看不到SCLK波形。
- 检查清单：
  - SSE位是否已置1？这是最容易被遗忘的一步。
  - GPIO引脚复用是否正确？确保对应引脚的AFSEL位已设置为1，选择外设功能而非GPIO。
  - GPIO引脚方向与配置：对于SSI，SCLK和Fss通常是输出（主机）或输入（从机），MOSI是输出（主机发送）或输入（从机接收），MISO是输入（主机接收）或输出（从机发送）。确保DIR（方向）寄存器配置正确。特别注意，SSI引脚通常需要配置为开漏（Open-Drain）模式吗？对于SSI/SPI，除非总线是真正的多主设备且需要线与，否则一般配置为推挽（Push-Pull）输出即可，速度更快。I2C才必须开漏。检查GPIOODR寄存器。
  - 系统时钟是否使能？SSI模块的时钟门控（在系统控制模块中）是否已打开？
问题：能观察到SCLK和MOSI有波形，但数据不对，或者从机无响应。
- 检查清单：
  - 时钟极性和相位（CPOL, CPHA）：这是SSI/SPI通信中最关键的时序参数，在SSICR0寄存器中配置。必须保证主机和从机的CPOL和CPHA设置完全一致。用逻辑分析仪捕获波形，对照从机数据手册的时序图，一个一个边沿地核对数据采样点。
  - 数据帧格式：数据位宽（4-16位）、字节序（MSB/LSB First）是否匹配？SSICR0寄存器中的DSS（Data Size Select）和SPH/SPO位需要仔细配置。
  - 片选信号（Fss）时序：片选是在帧开始前拉低，结束后拉高吗？有的从机要求片选在帧之间保持低电平，有的则要求每帧都 toggle。检查SSICR0中的FRF（Frame Format）和SPO位对Fss信号的影响。
问题：通信开始时正常，一段时间后出错或卡死。
- 检查清单：
  - FIFO溢出：是否没有及时读取接收FIFO导致溢出（RORRIS置位）？或者发送过快导致对方无法及时接收？增加状态监控和错误处理中断。
  - 中断标志未清除：在中断服务程序中，是否遗漏了清除RORIC或RTIC等中断标志？这会导致中断持续触发。
  - 时钟稳定性：检查系统时钟和SSI时钟分频设置。过高的波特率在系统时钟波动时容易出错。尝试降低波特率测试。
  - 电气问题：长距离通信时，信号完整性变差。检查是否有合适的终端电阻，PCB走线是否过长过细，是否存在串扰。
问题：回环测试（LBM=1）正常，但连接实际从机失败。
- 诊断：这强烈表明软件配置（数据格式、时钟等）基本正确，问题出在硬件连接或从机特定要求上。
- 检查清单：
  - 电气连接：线是否接对？是否虚焊？用万用表测量通断。
  - 从机电源与使能：从机设备是否已上电？是否有独立的使能或复位引脚需要控制？
  - 从机初始化序列：许多复杂的从机芯片（如显示屏控制器、音频编解码器）需要一段特定的初始化命令序列才能进入正常工作模式。确保你发送了完整的初始化流程。
  - 信号电平：主机和从机的IO电压是否匹配？如果不匹配，需要电平转换。