栅压自举开关：原理、设计与工程实践全解析

1. 从“开关”的瓶颈说起：为什么需要栅压自举？

在模拟和混合信号电路设计里，我们经常需要用一个MOS管作为开关。这个想法很直观：当栅极（Gate）电压足够高时，管子导通，信号从源极（Source）流到漏极（Drain）；栅极电压拉低，管子关断，信号通路被切断。听起来完美，对吧？但当你真正去设计一个高精度采样保持电路、或者一个要求极低导通电阻的模拟多路复用器时，这个“完美”的开关就会给你带来一堆麻烦。

麻烦的核心在于MOS管的导通电阻（Rds_on）并不是一个常数。它严重依赖于栅源电压（Vgs）。对于一个NMOS开关，假设电源电压是VDD，要传输的信号范围是0到VDD。当信号电压（即源极电压Vs）接近0V时，栅极电压Vg=VDD，此时Vgs = VDD - 0 = VDD，管子处于强反型区，导通电阻很小。但是，当信号电压Vs逐渐升高，接近VDD时，Vgs = VDD - VDD ≈ 0V！这时候管子可能已经处于临界导通甚至截止区，导通电阻会急剧增大，甚至完全关断。这就导致了一个严重的问题：开关的“导通”状态在整个信号范围内是不均匀的，对于高电平信号的衰减远大于低电平信号，引入了严重的信号相关非线性失真。

你可能会想，那我把栅极电压抬得更高不就行了？比如用VDD+Vs？但这在单电源系统中几乎不可能实现，因为你没有高于VDD的电压源。这就是传统MOS开关在传输满摆幅信号时遇到的根本性瓶颈：栅极驱动能力随信号变化而剧烈变化。为了解决这个问题，让开关在整个信号范围内都保持一个稳定且较低的导通电阻，栅压自举电路（Gate Bootstrapping Circuit）就成为了一个经典而优雅的解决方案。它的核心思想非常巧妙：动态地生成一个跟随源极电压（即信号电压）变化的栅极驱动电压，使得Vgs在开关导通期间始终保持恒定。

2. 栅压自举电路的核心原理：一个动态的“电压搬运工”

栅压自举，顾名思义，“自举”（Bootstrap）有“自己把自己提起来”的意思。在电路里，它通常指利用电容的电荷存储特性，将一个节点的电压“抬升”到高于电源电压的技术。对于我们的开关应用，目标很明确：无论源极S的电压Vs是多少，在开关需要导通时，都让栅极G的电压Vg = Vs + Vboot。这里的Vboot是一个固定的电压，通常等于或略低于VDD，以确保管子处于强导通状态（例如，Vboot = VDD，则Vgs恒等于VDD）。

那么，如何实现这个“Vs + Vboot”呢？关键元件就是电容。我们来看一个最经典、最基础的栅压自举开关电路结构。它通常包含几个部分：一个主开关管（M_sw），一个用于给自举电容充电的充电管（M_ch），一个隔离管（M_iso），以及最核心的自举电容（C_boot）。此外，还需要一些反相器来生成互补的控制信号。

它的工作原理可以分为两个相位：采样/保持相位和自举/导通相位，完全由时钟信号CLK控制。

2.1 相位一：充电与初始化（CLK=0，开关关断）

在这个相位，主开关M_sw需要关断。此时，电路完成两个任务：

1. 给自举电容C_boot充电：充电管M_ch导通，将自举电容的上极板（我们称之为节点A）连接到电源VDD，下极板（节点B）连接到地GND。这样，电容C_boot两端就建立了VDD的电压差，即 VA - VB = VDD。此时，VB = 0， VA = VDD。
2. 隔离输出与输入：隔离管M_iso也导通，将主开关M_sw的栅极（节点G）拉低到地，确保M_sw可靠关断。同时，由于M_sw关断，输入信号Vin被隔绝。

这个阶段，自举电容就像一个充满了“能量”（电荷）的电池，两端电压固定为VDD。

2.2 相位二：自举与导通（CLK=1，开关导通）

当时钟跳变为高电平，电路进入工作相位，魔法发生了：

1. 断开充电通路：充电管M_ch和隔离管M_iso关断。自举电容C_boot与固定的VDD和GND断开，成为一个浮空的、存储着电荷的元件。根据电荷守恒定律，在理想情况下（无泄漏），电容两极板上的总电荷量将保持不变。
2. 连接电容到信号路径：此时，电容的下极板B（原来接GND）被连接到输入信号Vin（也就是即将成为M_sw源极的电压Vs）。假设Vin在此时是一个直流或缓变电压值Vs。
3. 电压的“抬升”效应：由于电容两端的电压差必须保持为VDD（电荷守恒），当下极板B的电压从0V变为Vs时，上极板A的电压必须同步升高，以维持VA - VB = VDD。因此，上极板A的电压变为 VA = VB + VDD = Vs + VDD。
4. 驱动开关管：上极板A正好连接着主开关管M_sw的栅极。于是，栅极电压Vg = VA = Vs + VDD。对于M_sw而言，其源极电压就是Vs，因此栅源电压Vgs = Vg - Vs = (Vs + VDD) - Vs = VDD。

看，目标达成了！无论输入信号Vs在0到VDD之间如何变化，在开关导通期间，其栅源电压Vgs恒等于VDD。这意味着主开关M_sw的导通电阻Rds_on在整个输入范围内都保持稳定且最小，实现了近乎理想的线性传输特性。

注意：上述分析是理想化的。在实际电路中，电容的电荷注入、时钟馈通、寄生电容以及开关的非理想性都会影响最终性能。例如，当电容下极板B从0V切换到Vs时，会通过M_sw的源漏寄生电容注入一个电荷包，这个效应需要仔细评估。

3. 经典电路结构拆解与器件选型考量

理解了基本原理，我们来看一个更具体、更实用的电路实现，并讨论每个器件的设计考量。下图展示了一个包含电平移位和驱动增强的改进型栅压自举开关。

（此处为文字描述电路结构，因无法绘图） 电路构成： 1. 主开关管 M1：通常采用NMOS，因其迁移率高，在相同尺寸下导通电阻更小。 2. 自举电容 Cboot：核心储能元件。 3. 充电通路：由MP1和MN1组成。当CLKB为高（CLK为低）时，MP1导通将Cboot上极板充电至VDD，MN1导通将Cboot下极板及M1栅极拉低至GND。 4. 自举通路：由MP2和MN2组成。当CLK为高时，MP2和MN2导通，分别将Cboot下极板连接至输入Vin，上极板连接至M1栅极。 5. 电平保持器：一个反相器INV1构成的反锁存器（有时会加入一个弱PMOS），其输入端接M1栅极，输出端也接M1栅极。它在自举相位用于保持M1栅极的高电平，对抗寄生漏电。

3.1 自举电容Cboot的取值：权衡速度、精度与面积

Cboot是电路的心脏，其取值至关重要。

• 下限——驱动能力与电荷共享：Cboot必须远大于M1栅极的总寄生电容Cg_parasitic（包括M1的Cgs, Cgd以及走线电容）。否则，在自举相位，Cboot存储的电荷会与Cg_parasitic发生电荷共享，导致最终栅极电压Vg达不到理想的Vs+VDD，从而降低Vgs，增大导通电阻。通常要求Cboot > 10 * Cg_parasitic。
• 上限——速度与面积：Cboot越大，自举电压越稳定，对寄生效应抑制越好。但大电容意味着：
  • 充电时间常数增大：在充电相位，需要通过MP1/MN1对Cboot充电，电容越大，充满电所需时间越长，限制了电路的最高工作频率。
  • 芯片面积增大：电容在版图上非常占面积，尤其是高精度电路需要的MIM或MOM电容。
  • 功耗增加：每个周期都对Cboot进行充放电，动态功耗P_dyn ∝ Cboot * VDD² * f。Cboot翻倍，这部分功耗也翻倍。

一个实用的起点：可以先根据工艺库中M1的尺寸估算其Cgs。假设M1的Cgs约为10fF，那么Cboot初始可以取100fF~1pF。然后通过瞬态仿真，观察在最高工作频率和全输入摆幅下，M1栅极电压Vg是否能够紧跟随Vs+VDD，其压降是否在可接受范围内（例如，导致Vgs下降小于5% VDD）。同时需要仿真开关的建立时间，确保满足系统要求。

3.2 开关管M1的尺寸：导通电阻、寄生电容与电荷注入的三角博弈

M1的宽长比（W/L）选择是一个经典的折中。

• 大W/L的好处：导通电阻Rds_on小，有利于提高开关的线性度和信号传输速度。
• 大W/L的代价：
  1. 栅极寄生电容Cgs, Cgd增大：这直接要求Cboot变得更大，带来面积和速度上的负面影响。
  2. 电荷注入（Charge Injection）加剧：当开关从导通变为关断时，栅极电压从高变低，沟道中的电荷需要被驱逐，其中一部分会注入到源端和漏端。注入到采样保持电容上的电荷会引入误差电压ΔV = Q_inj / C_hold。M1的尺寸越大，沟道电荷越多，电荷注入误差越大。
  3. 时钟馈通（Clock Feedthrough）加剧：通过栅漏覆盖电容Cgd，时钟信号（栅压变化）会直接耦合到信号通路。

因此，M1的尺寸不能一味求大。对于中低速高精度应用，往往采用最小沟道长度L（以获得高跨导）和一个经过优化的宽度W。这个宽度需要通过仿真来确定：在满足导通电阻（从而满足建立时间）要求的前提下，寻找一个使电荷注入和时钟馈通误差最小的点。有时还会采用传输门（TG， NMOS和PMOS并联）来代替单管开关，可以在一定程度上缓解信号相关导通电阻的问题，但设计会更复杂。

3.3 充电与自举通路开关的设计：确保可靠的“连接”与“断开”

MP1, MN1, MP2, MN2这些开关管同样需要精心设计。

• 充电开关（MP1, MN1）：它们在充电相位需要将Cboot的两极板可靠地拉到VDD和GND。因此，它们需要有足够低的导通电阻，以确保在有限的充电时间内将Cboot充满。通常它们的尺寸会设计得比主开关M1小，但也不能太小，否则充电时间常数会成为速度瓶颈。
• 自举开关（MP2, MN2）：MP2负责在自举相位将Cboot下极板连接到Vin。这里有一个关键点：当CLK变高，Vin可能是一个高电压（接近VDD）。MP2是一个PMOS，其源极接Vin，栅极接CLKB（低电平）。为了确保MP2强导通，需要CLKB的电平足够低（通常为0V）。这就对前级时钟缓冲器提出了要求。MN2负责连接Cboot上极板和M1栅极，同样需要低导通电阻。
• 电平保持器：在自举相位，M1的栅极是一个高阻浮空节点（仅通过MN2与Cboot连接）。任何微小的漏电流（来自MOS管的亚阈值漏电或结漏电）都会导致其电压漂移。加入一个由反相器构成的正反馈锁存器，可以极大地提高该节点的静态工作点稳定性。这个反相器通常被设计得非常“弱”（使用极小的晶体管尺寸），这样它不会干扰自举过程的动态响应，只在静态时起到保持作用。

4. 非理想效应深度分析与版图设计要点

即使电路原理图设计完美，如果不考虑非理想效应和版图实现，做出来的芯片性能可能远不及仿真结果。以下是几个必须攻克的难关。

4.1 电荷注入与时钟馈通的建模与抑制

这是影响采样精度最核心的因素之一。我们建立一个更精确的模型：当CLK从高变低，M1关断时，其沟道电荷Qch ≈ Cox * W * L * (Vgs - Vth) 需要被释放。其中大约一半会注入源端（接输入Vin），一半注入漏端（接采样电容Chold）。注入到Chold的电荷Qinj会造成一个误差电压：ΔV = Qinj / Chold。

抑制策略：

1. 差分结构：这是最有效的方法。使用完全对称的差分自举开关对，注入的电荷在差分输出端表现为共模误差，可以被后续的差分电路抑制。
2. 下极板采样：在采样保持电路（S/H）中，将自举开关放在运算放大器的虚地端（即采样电容的下极板），可以使电荷注入误差与输入信号Vin无关，变成一个固定的失调，更容易校准。
3. 虚拟开关补偿：引入一个尺寸为主开关一半（考虑到电荷分配）的 dummy 开关，其时钟与主开关反相，试图吸收或抵消注入的电荷。这种方法版图匹配要求极高，效果有限。
4. 渐进关断：使用一个缓慢下降的栅极电压来关断开关，可以减少瞬时注入的电荷量，但会延长关断时间。

时钟馈通通过Cgd耦合，产生一个与时钟边沿速率成正比的尖峰误差。在版图上，尽量减少M1栅极与漏极之间的平行走线重叠面积，可以减小Cgd。

4.2 寄生电容的影响与隔离技巧

除了Cgs, Cgd，电路中每个节点都存在对地的寄生电容。其中，自举电容下极板B的寄生电容Cpar_B危害最大。在自举相位，当下极板B从0V切换到Vs时，寄生电容Cpar_B上的电压也要从0V变为Vs，这部分电荷需要由自举电容Cboot来提供。这会导致一个电压损失：ΔVloss ≈ (Cpar_B / Cboot) * Vs。这直接造成了Vgs的减小，且误差与信号Vs成正比，引入了非线性！

版图设计要点：

1. 最大化Cboot，最小化Cpar_B：使用高层金属（如Top Metal）制作MIM电容来作为Cboot，其下极板（通常连接B节点）的寄生电容相对较小。绝对避免用多晶硅或扩散层电容。
2. 严格的节点隔离：自举电容的下极板B节点，以及上极板A（连接M1栅极）节点，必须被精心保护。在版图上：
   • 用低层金属连接这些关键节点，并使其被高层金属（接地或接电源）屏蔽，减少与衬底或其他信号的耦合。
   • 将这些敏感节点周围的器件（如反相器）适当远离。
   • 对于连接B节点到Vin的走线，尽量短而宽，减少串联电阻和寄生电容。

4.3 可靠性问题：栅氧过压应力

在自举相位，M1的栅极电压Vg = Vs + VDD。当Vs = VDD时，Vg = 2VDD。这意味着M1的栅氧承受了2VDD的电压。在先进工艺（如28nm及以下）中，栅氧非常薄，额定工作电压（VDD）可能只有1V或0.9V，2*VDD的电压很可能超过栅氧的可靠性限值，导致经时击穿（TDDB），严重影响芯片寿命。

解决方案：

1. 限制自举电压：不将Vboot设置为完整的VDD，而是设置一个低于VDD的安全电压Vboot_safe（例如，VDD - 0.2V）。这样，最大栅压为VDD + Vboot_safe < 2*VDD。这需要在充电相位用Vboot_safe给Cboot充电，电路会稍复杂。
2. 使用厚氧IO器件：如果工艺支持，主开关M1可以使用输入输出（IO）器件，其栅氧较厚，能够承受更高的电压。但IO器件的速度通常较慢，寄生电容更大。
3. 级联（Cascode）结构：采用两个晶体管级联，将高压分摊到两个管子的栅氧上。但这会增加导通电阻和设计复杂度。

5. 进阶变体与在不同场景下的应用考量

基本的自举开关结构可以根据不同的应用场景进行优化和变形。

5.1 全差分自举开关

这是高精度ADC（如流水线型、逐次逼近型ADC）中采样电路的标配。它包含两个完全对称的上述自举开关，分别处理正负输入信号。除了能抑制电荷注入等共模误差外，差分结构本身对电源噪声、衬底噪声也有更好的抑制能力。版图上的完全对称（共质心、dummy器件）是保证性能的关键。

5.2 低压自举开关

对于超低电压（如VDD=0.6V）应用，MOS管的阈值电压Vth可能占VDD的很大比例。即使采用了自举电路，Vgs = Vboot，如果Vboot不够大，管子可能仍无法进入深线性区。此时需要设计一个自举电荷泵，产生一个高于VDD的自举电压Vboot（例如VDD+0.3V），但这会引入更多的噪声和复杂性。

5.3 在开关电容电路中的应用

在开关电容滤波器、Σ-Δ调制器等电路中，自举开关被广泛用于提高开关线性度。这里需要特别关注开关的导通电阻Ron与采样电容Cs的乘积（即时间常数τ）。Ron的稳定性确保了不同信号电平下采样时间常数的一致，从而保证了传递函数的精度。在这些应用中，开关速度（即带宽）和线性度往往比绝对精度更重要。

5.4 与底板采样（Bottom-Plate Sampling）技术的结合

这是高性能采样保持电路中的黄金组合。如下图所示（概念描述）：

1. 在采样相位的开始，先用一个普通开关（或自举开关）将采样电容Cs的上极板连接到输入Vin。
2. 在采样相位结束前，先用一个时钟信号关断连接Cs下极板到地的开关（这个开关可以用较小的器件，其电荷注入影响小）。
3. 稍后，再关断上极板的自举开关。由于下极板开关先关断，自举开关关断时注入的电荷只会影响上极板（虚地端），而不会影响已经存储在Cs上的电荷量。

这种技术将电荷注入误差与输入信号解耦，并将其转化为一个固定的失调，性能提升显著。此时，自举开关用于上极板，其线性度保证了采样阶段的时间常数稳定。

6. 设计流程与仿真验证方法

纸上得来终觉浅，绝知此事要仿真。一个可靠的自举开关设计离不开系统的仿真验证。

6.1 设计流程

1. 明确指标：确定系统要求的采样频率（Fs）、输入信号带宽（Fin）、输入摆幅（Vin_pp）、信噪失真比（SNDR）或有效位数（ENOB）、电源电压（VDD）等。
2. 初始选型与计算：
   • 根据Fs和建立精度要求，估算允许的最大开关Ron。
   • 根据Ron和工艺模型，初步确定主开关M1的尺寸。
   • 根据M1的Cgs，确定Cboot的初始值（如20倍Cgs）。
   • 根据充电时间要求（例如0.1个时钟周期内充满），确定充电开关的尺寸。
3. 原理图设计与仿真：
   • 直流工作点：检查所有晶体管在充电和自举相位是否都工作在安全区（不过饱和，不深线性）。
   • 瞬态仿真：这是最重要的仿真。
     • 观察在满摆幅（0到VDD）慢速输入下，M1栅极电压Vg是否完美跟随Vs+VDD。测量其跟随误差。
     • 在最高频率输入下，观察输出波形建立情况，测量建立时间。
     • 进行瞬态噪声仿真，评估开关引入的噪声。
   • 谐波仿真：对电路施加一个满幅度的单频正弦输入，进行瞬态仿真后做FFT分析，得到总谐波失真（THD）和无杂散动态范围（SFDR），这是衡量线性度的直接指标。
   • 蒙特卡洛仿真：在工艺角（TT, SS, FF）和温度范围内进行蒙特卡洛仿真，评估随机失配（如晶体管Vth失配、电容失配）对性能（如失调、增益误差）的影响。这直接关系到量产良率。
4. 后仿真与版图迭代：完成版图后，提取寄生参数（RC）进行后仿真。对比前仿结果，重点观察速度是否下降、自举电压是否因寄生电容而降低、谐波性能是否恶化。根据结果优化版图，如加宽关键走线、调整器件布局等。

6.2 一个关键的仿真技巧：评估导通电阻的非线性

仅仅看瞬态波形不够直观。可以在开关导通时，在其漏极施加一个非常小的测试交流信号（如1mV AC），扫描其源极（输入）的直流电压，然后测量从源极到漏极的小信号交流阻抗，这个阻抗就是该直流工作点下的导通电阻Ron。绘制Ron随输入直流电压Vs变化的曲线，这条曲线的平坦度直接反映了开关的线性度。一个理想的自举开关，这条曲线应该是一条几乎水平的直线。

7. 实战中的“坑”与调试经验

最后，分享几个我在流片和测试中踩过的坑，这些是教科书和论文里很少细说的。

7.1 “幽灵”振荡

在一次设计后仿真中，发现当输入电压在某个中间值时，开关的输出在导通期间会出现高频低幅振荡。排查了很久，最终发现是电平保持反相器的强度与自举通路开关的驱动能力匹配不当。当自举完成后，M1栅极节点由弱反相器保持高电平。如果MN2（自举通路开关）的关断不够干脆，存在一个很大的导通电阻与Cboot、Cpar构成的高阻节点，可能会形成一个不稳定的反馈环路，在特定条件下引发振荡。解决方案：适当增强电平保持反相器的驱动能力（稍微增大尺寸），或者确保MN2在关断相位被可靠地拉低（降低其栅极控制信号的阻抗）。

7.2 衬底偏置效应（Body Effect）被忽略

在早期的设计中，我习惯性地将NMOS的衬底（Bulk）接地。但对于主开关M1，当源极电压Vs升高时，其源衬电压Vsb增大，导致阈值电压Vth升高（体效应）。这会使Vgs = Vboot - Vth 减小，Ron仍然会随Vs升高而略有增加，破坏了完美的线性度。解决方案：对于NMOS主开关，如果工艺允许（有独立的N阱），应将其衬底与源极短接，以消除体效应。这需要在版图上精心布局。

7.3 时钟信号的完整性

自举电路对时钟边沿的抖动（Jitter）非常敏感。时钟的抖动会直接调制开关的导通时刻，在采样电路中引入孔径抖动（Aperture Jitter），恶化高频下的信噪比。此外，控制充电管和自举管的互补时钟信号（CLK和CLKB）之间的重叠（Overlap）或间隙（Non-overlap）必须精确控制。如果有重叠，可能导致VDD到GND的瞬间短路电流；如果有间隙，可能在切换瞬间使关键节点浮空。必须在时钟生成电路（时钟缓冲器、非重叠时钟生成器）的设计上投入足够精力，并对其进行严格的瞬态仿真。

7.4 测试中的电源噪声耦合

芯片测试时，自举开关的性能可能比仿真差很多。一个常见原因是测试板上的电源噪声。自举电路在切换瞬间会产生很大的瞬态电流，如果电源去耦不足，会在电源网络上产生毛刺。这个毛刺可能通过寄生电容耦合到敏感的模拟输出。对策：在芯片内部，靠近自举电路模块放置高质量的去耦电容（DECAP）。在测试板上，使用多级LC滤波为模拟电源引脚供电，并确保电源走线低阻抗、宽而短。

栅压自举电路是一个将深刻电路原理与精妙工程实现相结合的典范。从理解其“动态电压跟随”的核心思想，到深入每个器件的设计折中，再到与各种非理想效应和版图寄生作斗争，最后通过系统的仿真和测试验证其性能，整个过程充满了挑战，也正是在解决这些挑战的过程中，我们对模拟电路设计的理解才得以深化。它绝不仅仅是一个“电路模块”，而是一个锻炼和展示设计者全面能力的舞台。下次当你需要在单电源下传输一个满摆幅的精密模拟信号时，希望这份详细的笔记能帮你更自信地拿起这个强大的工具。